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参数资料
| 型号： | STP1081ABGA-150 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA256 |
| 封装： | PLASTIC, BGA-256 |
| 文件页数： | 16/32页 |
| 文件大小： | 478K |
| 代理商： | STP1081ABGA-150 |
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23
Companion Device for 250/300 MHz UltraSPARC-II Systems
UltraSPARC
-II Data Buffer (UDB-II)
STP1081
Preliminary
July 1997
Clock skew budget for PLL includes phase offset, jitter and clock trunk delay. External clock skew between
EBUS_CLK and SYS_CLK is +/- 300ps.
1. Device and pad capacitance only. Package capacitance is not included.
DC Characteristics
Symbol
Parameter
Min
Max
Unit
VIH-CLK
SYS_CLK & EBUS_CLK high-level input voltage
2.275
2.420
V
VIL-CLK
SYS_CLK & EBUS_CLK low-level input voltage
1.490
1.680
V
VIH
UPA side high-level input voltage
2.0
-
V
VIL
UPA side low-level input voltage
-
0.8
V
VIH
E-Cache side high-level Input Voltage
1.65
-
V
VIL
E-Cache side low-level input voltage
-
1.15
V
VOH
UPA side high-level output voltage (IOH = max)
Vcc2 - 0.6
-
V
VOL
UPA side low-level output voltage (IOL = max)
-
0.4
V
VOH
E-Cache side high-level output voltage (IOH = max)
Vcc3 - 0.6
-
V
VOL
E-Cache side low-level output voltage (IOL = max)
-
0.4
V
Ioz
UPA side high impedance output current (VO = 0 or 3.3V)
-
+/- 10
uA
Ioz
E-Cache side high impedance output current (VO = 0 or 2.6V)
-
+/- 10
uA
IIH
UPA side high-level input current (VI = 3.3V)
-
1.0
uA
IIH
E-Cache side high-level input current (VI = 2.6V)
-
1.0
uA
IIL
UPA & E-Cache side low-level input current (VI = 0V)
-
-1.0
uA
CIN
UPA & E-Cache side input capacitance (input only pins)
[1]
-
2.62
pF
CIN/COUT
UPA & E-Cache side input capacitance (IO pins)
-
5.27
pF
COUT
UPA & E-Cache side output capacitance (output only pins)
-
4.38
pF
PD
Power Dissipation
-
4
W
PLL Specications
Clock
Operating Frequency Range
Center Frequency
Clock Skew
Max
Clock Skew Min
EBUS_CLK
62.5 MHz (16ns) to 125Mhz (8ns)
100 MHz (10ns)
400ps
-400ps
SYSCLK
83.3 MHz (12ns) to 166.6 Mhz (6ns)
143 MHz (7ns)
400ps
-400ps
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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