- 您现在的位置：买卖IC网 > PDF目录98149 > STP1081ABGA-150 SPECIALTY MICROPROCESSOR CIRCUIT, PBGA256 PDF资料下载
参数资料
| 型号： | STP1081ABGA-150 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA256 |
| 封装： | PLASTIC, BGA-256 |
| 文件页数： | 6/32页 |
| 文件大小： | 478K |
| 代理商： | STP1081ABGA-150 |
第1页第2页第3页第4页第5页当前第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页
14
STP1081
Preliminary
Companion Device for 250/300 MHz UltraSPARC-II Systems
UltraSPARC
-II Data Buffer (UDB-II)
July 1997
Data Transfer Timing Diagrams
The timing diagrams which follow show data transfers from the UPA to the UltraSPARC-II and from the
UltraSPARC-II to the UPA. Arrows indicate when data is registered at the UDB-II except when otherwise
noted. These diagrams portray signal timing for minimum latency.
Two-to-Three Clock Ratio for Data Transfer
Figure 8 shows the most common data transfer case. For UPA-to-CPU data transfer, the operation begins with
S_REPLY, which is clocked at the rising edge of SYS_CLK, corresponding to time t0. At time t1, the next rising
edge of SYS_CLK, the data is latched into UDB-II. In other words (given that there is no data stall), UDB-II
will take what is on the UPA bus on the next SYS_CLK rising edge following S_REPLY.
The processor requests the data in UDB-II by asserting CNTL. Note that one whole EBUS_CLK cycle must
complete after SYS_CLK rise where the data was latched, before CNTL can be asserted. Once this cycle com-
pletes, CNTL is given at the rising edge of EBUS_CLK.
Two cycles later, the requested data packet appears at the output of UDB-II (the same as the microprocessor
input.)
For CPU-to-UPA data transfer, the processor sends CNTL and E$_DATA at the same time. When UPA
requests the data, S_REPLY may be asserted as little as two cycles after data is latched, and that data appears
at the output of UDB-II two cycles later.
Note the following differences:
The S_REPLY is only given once for every transaction, one cycle before the data is latched into UDB-II. How-
ever, CNTL is given for every E$_DATA and during the same cycle as E$_DATA.
相关PDF资料 |
PDF描述 |
|---|---|
| STP1091PGA-75 | 2M X 1, CACHE CONTROLLER, CPGA376 |
| STP1100BGA-100 | 32-BIT, 100 MHz, RISC PROCESSOR, PBGA272 |
| STP2001QFP | MULTIFUNCTION PERIPHERAL, PQFP16 |
| STP2011PGA | SPECIALTY MICROPROCESSOR CIRCUIT, PPGA279 |
| STP2024PQFP | 25 MHz, DMA CONTROLLER, PQFP120 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| STP1091PGA-75 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Cache Controller |
| STP1091PGA-90 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Cache Controller |
| STP10LN80K5 | 功能描述:MOSFET N-CH 800V 8A TO-220 制造商:stmicroelectronics 系列:MDmesh?? 包装:管件 零件状态:有效 FET 类型:MOSFET N 通道，金属氧化物 FET 功能:标准 漏源极电压（Vdss）:800V 电流 - 连续漏极（Id）（25°C 时）:8A（Tc） 不同?Id，Vgs 时的?Rds On（最大值）:630 毫欧 @ 4A，10V 不同 Id 时的 Vgs（th）（最大值）:5V @ 100μA 不同 Vgs 时的栅极电荷（Qg）:15nC @ 10V 不同 Vds 时的输入电容（Ciss）:427pF @ 100V 功率 - 最大值:110W 工作温度:-55°C ~ 150°C（TJ） 安装类型:通孔 封装/外壳:TO-220-3 供应商器件封装:TO-220 标准包装:50 |
| STP10N105K5 | 功能描述:MOSFET N-CH 1050V 6A TO-220AB 制造商:stmicroelectronics 系列:MDmesh? K5 包装:管件 零件状态:有效 FET 类型:MOSFET N 通道，金属氧化物 FET 功能:标准 漏源极电压（Vdss）:1050V（1.05kV） 电流 - 连续漏极（Id）（25°C 时）:6A（Tc） 不同?Id，Vgs 时的?Rds On（最大值）:1.3 欧姆 @ 3A，10V 不同 Id 时的 Vgs（th）（最大值）:5V @ 100μA 不同 Vgs 时的栅极电荷（Qg）:21.5nC @ 10V 不同 Vds 时的输入电容（Ciss）:545pF @ 100V 功率 - 最大值:130W 工作温度:-55°C ~ 150°C（TJ） 安装类型:通孔 封装/外壳:TO-220-3 供应商器件封装:TO-220 标准包装:50 |
| STP10N10L | 制造商:未知厂家 制造商全称:未知厂家 功能描述:TRANSISTOR | MOSFET | N-CHANNEL | 100V V(BR)DSS | 10A I(D) | TO-220AB |
发布紧急采购，3分钟左右您将得到回复。