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参数资料
| 型号： | STP1081ABGA-150 |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA256 |
| 封装： | PLASTIC, BGA-256 |
| 文件页数： | 17/32页 |
| 文件大小： | 478K |
| 代理商： | STP1081ABGA-150 |
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STP1081
Preliminary
Companion Device for 250/300 MHz UltraSPARC-II Systems
UltraSPARC
-II Data Buffer (UDB-II)
July 1997
All timing parameters are measured using the following test conditions:
External clock skew between the EBUS_CLK and the SYS_CLK is +/- 300ps.
Clock skew budget for each clock domain is 400ps.
Timing Specications
Parameter
Condition
Temperature (junction)
0 - 105οC
VCC1
3.3V +/- 5%
VCC2
3.3V +/- 5%
VCC3
2.6V +/- 5%
Input slew rate for setup time
1.25V/ns
Input slew rate for hold time
2V/ns
Process models used
Register to Register timing: slow slow process model
Output propagation delay: slow slow process model
Input setup time: slow slow process model
Output hold time: fast fast process model
Input hold time: fast fast process model
Clock skew budget
EBUS_CLK: 400ps
SYS_CLK: 400ps
Tester Guardband included in the IO timing
500ps
PLL mode
Enabled
Load for output delay/hold
measurements
Preliminary V-series tester load provided by TI.
See Appendix 1 for the model SPICE deck.
This model will be updated by TI at a later date and the IO specications will be
regenerated by SUN.
TI has agreed to accept the updated IO specications.
Register to Register Timing Specications
Source register
clock domain
End register
clock domain
Timing
EBUS_CLK
7 ns
SYS_CLK
EBUS_CLK
7 ns
SYS_CLK
10 ns
EBUS_CLK
SYS_CLK
10 ns
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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