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参数资料
| 型号： | TC86R4600 |
| 厂商： | Toshiba Corporation |
| 英文描述： | 64 Bit RISC Microprocessor(64位精简指令集微处理器) |
| 中文描述： | 64位RISC微处理器（64位精简指令集微处理器） |
| 文件页数： | 5/30页 |
| 文件大小： | 267K |
| 代理商： | TC86R4600 |
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TC86R4600 64-bit RISC Microprocessor
T O S H IB A A M E R IC A E L E C T R O N IC C O M P O N E N T S , IN C
.
3
Integer Execution Engine
The R4600 implements the extended MIPS instruction set archi-
tecture, and thus is fully upward compatible with applications
running on the earlier generation parts. The R4600 includes the
same additions to the instruction set as found in the R4000 family
of microprocessors, targeted at improving performance and capa-
bility while maintaining binary compatibility with earlier proces-
sors. The extensions result in better code density, greater multi-
processing support, improved performance for commonly used
code sequences in operating system kernels, and faster execution
of oating-point intensive applications. All resource dependen-
cies are made transparent to the programmer, insuring transport-
ability among implementations of the MIPS instruction set
architecture.
In addition to the instruction extensions detailed above, new
instructions have been deTned to take advantage of the 64-bit
architecture of the processor.
Figure 3. CPU Registers
Figure 4. R4600 Pipeline
General Purpose Registers
63
0
Multiply/Divide Registers
0
63
0
r1
HI
r2
63
0
LO
Program Counter
63
0
r29
PC
r30
r31
I
0
1I
2I
1R
2R
1A
2A
1D
2D
1W
2W
I
1
1I
2I
1R
2R
1A
2A
1D
2D
1W
2W
I
2
1I
2I
1R
2R
1A
2A
1D
2D
1W
￥￥￥
I
3
1I
2I
1R
2R
1A
2A
1D
￥￥￥
I
4
1I
2I
1R
2R
1A
￥￥￥
one cycle
1I-1R
Instruction cache access
2I
Instruction virtual to physical address translation in ITLB
Data cache access and load align
Data virtual to physical address translation in DTLB
Virtual to physical address translation in JTLB
Register file read
Bypass calculation
Instruction decode
Branch address calculation
Issue or slip decision
Integer add, logical, shift
Data virtual address calculation
Store align
Branch decision
Register file write
2A-2D
1D
1D-2D
2R
2R
2R
2R
1A
1A-2A
1A
2A
1A
2W
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