v
List of Illustrations
Figure
Title
Page
1–1
Dual-Word (Telephone Interface) Mode
1–5
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1–2
Word Mode
1–5
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1–3
Byte Mode
1–5
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2–1
Asynchronous Internal Timing Configuration
2–3
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2–2
Primary and Secondary Communications Word Sequence
2–8
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2–3
DR Word Bit Pattern
2–8
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2–4
Primary DX Word BIt Pattern
2–9
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2–5
Secondary DX Word BIt Pattern
2–10
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2–6
Reset on Power-Up Circuit
2–11
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2–7
Conversion Times Too Close Together
2–12
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2–8
More Than One Receive Frame Sync Between Two Transmit Frame Syncs
2–13
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2–9
More Than One Transmit Frame Sync Between Two Receive Frame Syncs
2–13
. . .
2–10 More Than One Set of Primary and Secondary DX Serial Communications
Between Two Receive Frame Syncs
2–14
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2–11 First-Order Correction Filter
2–15
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4–1
IN + and IN – Gain Control Circuitry
4–1
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4–2
Dual-Word (Telephone Interface) Mode Timing
4–2
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4–3
Word Timing
4–2
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4 –4
Byte Mode Timing
4–3
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4 –5
Shift-Clock Timing
4–4
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4 –6
TMS32010/TMS320C15– TLC32046 Interface Timing
4–4
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4 –7
TMS32010/TMS320C15– TLC32046 Interface Circuit
4–5
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