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参数资料
| 型号： | TMX320F2812GHHS |
| 厂商： | Texas Instruments, Inc. |
| 元件分类： | 数字信号处理 |
| 英文描述： | DIGITAL SIGNAL PROCESSORS |
| 中文描述： | 数字信号处理器 |
| 文件页数： | 135/147页 |
| 文件大小： | 2021K |
| 代理商： | TMX320F2812GHHS |
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Electrical Specifications
135
June 2004
SPRS257
6.30
Multichannel Buffered Serial Port (McBSP) Timing
6.30.1
McBSP Transmit and Receive Timing
Table 6
43. McBSP Timing Requirements
NO.
MIN
MAX
UNIT
kHz
MHz
ns
ms
ns
ns
ns
ns
McBSP module clock (CLKG CLKX CLKR) range
McBSP module clock (CLKG, CLKX, CLKR) range
1
20
§
McBSP module cycle time (CLKG CLKX CLKR) range
McBSP module cycle time (CLKG, CLKX, CLKR) range
50
1
M11
M12
M13
M14
t
c(CKRX)
t
w(CKRX)
t
r(CKRX)
t
f(CKRX)
Cycle time, CLKR/X
Pulse duration, CLKR/X high or CLKR/X low
Rise time, CLKR/X
Fall time, CLKR/X
CLKR/X ext
CLKR/X ext
CLKR/X ext
CLKR/X ext
2P
P-7
7
7
M15
t
su(FRH-CKRL)
Setup time external FSR high before CLKR low
Setup time, external FSR high before CLKR low
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKX int
CLKX ext
CLKX int
CLKX ext
18
2
0
6
18
2
0
6
18
2
0
6
ns
M16
t
h(CKRL-FRH)
Hold time external FSR high after CLKR low
Hold time, external FSR high after CLKR low
ns
M17
t
su(DRV-CKRL)
Setup time DR valid before CLKR low
Setup time, DR valid before CLKR low
ns
M18
t
h(CKRL-DRV)
Hold time DR valid after CLKR low
Hold time, DR valid after CLKR low
ns
M19
t
su(FXH-CKXL)
Setup time external FSX high before CLKX low
Setup time, external FSX high before CLKX low
ns
M20
t
h(CKXL-FXH)
Hold time external FSX high after CLKX low
Hold time, external FSX high after CLKX low
ns
Polarity bits CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, then the timing references of
that signal are
also inverted.
2P = 1/CLKG in ns. CLKG is the output of sample rate generator mux. CLKG =
CCLKGDV).
(1
CLKSRG can be LSPCLK, CLKX, CLKR as source. CLKSRG
≤
(SYSCLKOUT/2). McBSP performance is limited by I/O buffer switching speed.
§
Internal clock prescalers must be adjusted such that the McBSP clock (CLKG, CLKX, CLKR) speeds are not greater than the I/O buffer speed
limit (20 MHz).
A
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