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参数资料
| 型号： | TMX320F2812ZHHS |
| 厂商： | Texas Instruments, Inc. |
| 元件分类： | 数字信号处理 |
| 英文描述： | TMS320R2811, TMS320R2812 Digital Signal Processors |
| 中文描述： | TMS320R2811，TMS320R2812数字信号处理器 |
| 文件页数： | 91/147页 |
| 文件大小： | 2021K |
| 代理商： | TMX320F2812ZHHS |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页当前第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页
Electrical Specifications
91
June 2004
SPRS257
Table 6
4. XCLKIN Timing Requirements
PLL Bypassed or Enabled
NO.
MIN
MAX
UNIT
C8
t
c(CI)
Cycle time, XCLKIN
6.67
250
ns
C9
t
f(CI)
Fall time XCLKIN
Fall time, XCLKIN
Up to 30 MHz
30 MHz to 150 MHz
Up to 30 MHz
6
2
6
ns
C10
t
r(CI)
Rise time XCLKIN
Rise time, XCLKIN
ns
30 MHz to 150 MHz
2
C11
t
w(CIL)
t
w(CIH)
Pulse duration, X1/XCLKIN low as a percentage of t
c(CI)
Pulse duration, X1/XCLKIN high as a percentage of t
c(CI)
40
60
%
C12
40
60
%
Table 6
5. XCLKIN Timing Requirements
PLL Disabled
NO.
MIN
MAX
UNIT
C8
t
c(CI)
Cycle time, XCLKIN
6.67
250
ns
C9
t
f(CI)
Fall time XCLKIN
Fall time, XCLKIN
Up to 30 MHz
30 MHz to 150 MHz
Up to 30 MHz
6
2
6
ns
C10
t
r(CI)
Rise time XCLKIN
Rise time, XCLKIN
ns
30 MHz to 150 MHz
2
C11
t
w(CIL)
Pulse duration X1/XCLKIN low as a percentage of t
Pulse duration, X1/XCLKIN low as a percentage of t
c(CI)
XCLKIN
≤
120 MHz
120
<
XCLKIN
≤
150 MHz
40
60
%
45
55
C12
t
w(CIH)
Pulse duration X1/XCLKIN high as a percentage of t
C
Pulse duration, X1/XCLKIN high as a percentage of t
c(CI)
XCLKIN
≤
120 MHz
120
<
XCLKIN
≤
150 MHz
40
60
%
45
55
Table 6
6. Possible PLL Configuration Modes
PLL MODE
REMARKS
SYSCLKOUT
PLL Disabled
Invoked by tying XPLLDIS pin low upon reset. PLL block is completely
disabled. Clock input to the CPU (CLKIN) is directly derived from the clock
signal present at the X1/XCLKIN pin.
XCLKIN
PLL Bypassed
Default PLL configuration upon power-up, if PLL is not disabled. The PLL
itself is bypassed. However, the /2 module in the PLL block divides the clock
input at the X1/XCLKIN pin by two before feeding it to the CPU.
XCLKIN/2
PLL Enabled
Achieved by writing a non-zero value “n” into PLLCR register. The /2 module
in the PLL block now divides the output of the PLL by two before feeding it to
the CPU.
(XCLKIN * n) / 2
A
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