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参数资料
| 型号： | UPD78F0537GB(A)-GAH-AX |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP64 |
| 封装： | 10 X 10 MM, LEAD FREE, PLASTIC, LQFP-64 |
| 文件页数： | 234/649页 |
| 文件大小： | 5363K |
| 代理商： | UPD78F0537GB(A)-GAH-AX |
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CHAPTER 12 CLOCK OUTPUT/BUZZER OUTPUT CONTROLLER
User’s Manual U17260EJ6V0UD
309
Figure 12-2. Format of Clock Output Selection Register (CKS)
Address: FF40H
After reset: 00H
R/W
Symbol
<7>
6
5
<4>
3
2
1
0
CKS
BZOE
BCS1
BCS0
CLOE
CCS3
CCS2
CCS1
CCS0
BZOE
BUZ output enable/disable specification
0
Clock division circuit operation stopped. BUZ fixed to low level.
1
Clock division circuit operation enabled. BUZ output enabled.
BUZ output clock selection
BCS1
BCS0
fPRS = 10 MHz
fPRS = 20 MHz
0
fPRS/2
10
9.77 kHz
19.54 kHz
0
1
fPRS/2
11
4.88 kHz
9.77 kHz
1
0
fPRS/2
12
2.44 kHz
4.88 kHz
1
fPRS/2
13
1.22 kHz
2.44 kHz
CLOE
PCL output enable/disable specification
0
Clock division circuit operation stopped. PCL fixed to low level.
1
Clock division circuit operation enabled. PCL output enabled.
PCL output clock selection
Note 1
CCS3
CCS2
CCS1
CCS0
fSUB =
32.768 kHz
fPRS =
10 MHz
fPRS =
20 MHz
0
fPRS
Note 2
10 MHz
Setting
prohibited
Note 3
0
1
fPRS/2
5 MHz
10 MHz
0
1
0
fPRS/2
2
2.5 MHz
5 MHz
0
1
fPRS/2
3
1.25 MHz
2.5 MHz
0
1
0
fPRS/2
4
625 kHz
1.25 MHz
0
1
0
1
fPRS/2
5
312.5 kHz
625 kHz
0
1
0
fPRS/2
6
156.25 kHz
312.5 kHz
0
1
fPRS/2
7
78.125 kHz
156.25 kHz
1
0
fSUB
32.768 kHz
Other than above
Setting prohibited
Notes 1.
If the peripheral hardware clock (fPRS) operates on the high-speed system clock (fXH) (XSEL = 1), the
fPRS operating frequency varies depending on the supply voltage.
VDD = 4.0 to 5.5 V: fPRS ≤ 20 MHz
VDD = 2.7 to 4.0 V: fPRS ≤ 10 MHz
VDD = 1.8 to 2.7 V: fPRS ≤ 5 MHz (Standard and (A) grade products only)
2.
If the peripheral hardware clock operates on the internal high-speed oscillation clock when 1.8 V
≤ VDD
< 2.7 V, setting CCS3 = CCS2 = CCS1 = CCS0 = 0 (output clock of PCL: fPRS) is prohibited.
3.
The PCL output clock prohibits settings if they exceed 10 MHz.
<R>
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