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参数资料
| 型号： | UPD78F0545GC(T2)-UBT-A |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 14 X 14 MM, LEAD FREE, PLASTIC, LQFP-80 |
| 文件页数： | 72/96页 |
| 文件大小： | 4109K |
| 代理商： | UPD78F0545GC(T2)-UBT-A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页当前第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页
Preliminary Product Information U14673EJ1V0PM00
74
PD789322,789324,789326,789327
10.2 Operations
Flag
Mnemonic
Operand
Byte
Clock
Operation
ZAC CY
r, #byte
3
6
r
← byte
saddr , #byte
3
6
(saddr)
← byte
sfr, #byte
3
6
sfr
← byte
A, r
Note 1
24
A
← r
r, A
Note 1
24
r
← A
A, saddr
2
4
A
← (saddr)
saddr, A
2
4
(saddr)
← A
A, sfr
2
4
A
← sfr
sfr, A
2
4
sfr
← A
A, !addr16
3
8
A
← (addr16)
!addr16, A
3
8
(addr16)
← A
PSW, #byte
3
6
PSW
← byte
×××
A, PSW
2
4
A
← PSW
PSW, A
2
4
PSW
← A
×××
A, [DE]
1
6
A
← (DE)
[DE], A
1
6
(DE)
← A
A, [HL]
1
6
A
← (HL)
[HL], A
1
6
(HL)
← A
A, [HL + byte]
2
6
A
← (HL + byte)
MOV
[HL + byte], A
2
6
(HL + byte)
← A
A, X
1
4
A
X
A, r
Note 2
26
A
r
A, saddr
2
6
A
(saddr)
A, sfr
2
6
A
(sfr)
A, [DE]
1
8
A
(DE)
A, [HL]
1
8
A
(HL)
XCH
A, [HL + byte]
2
8
A
(HL + byte)
rp, #word
3
6
rp
← word
AX, saddrp
2
6
AX
← (saddrp)
saddrp, AX
2
8
(saddrp)
← AX
AX, rp
Note 3
1
4
AX
← rp
MOVW
rp, AX
Note 3
14
rp
← AX
XCHW
AX, rp
Note 3
1
8
AX
rp
Notes 1. Except when r = A.
2. Except when r = A or X.
3. Only when rp = BC, DE, or HL.
Remark The instruction clock cycle is based on the CPU clock (fCPU) specified by the processor clock control
register (PCC).
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
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| UPD78F0546GK-8EU-A | 制造商:Renesas Electronics Corporation 功能描述: |
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