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参数资料
| 型号： | UPD78F0545GC(T2)-UBT-A |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 14 X 14 MM, LEAD FREE, PLASTIC, LQFP-80 |
| 文件页数： | 75/96页 |
| 文件大小： | 4109K |
| 代理商： | UPD78F0545GC(T2)-UBT-A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页当前第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页
Preliminary Product Information U14673EJ1V0PM00
77
PD789322,789324,789326,789327
Flag
Mnemonic
Operand
Byte
Clock
Operation
ZAC CY
saddr.bit
3
6
(saddr.bit)
← 1
sfr.bit
3
6
sfr.bit
← 1
A.bit
2
4
A.bit
← 1
PSW.bit
3
6
PSW bit
← 1
×× ×
SET1
[HL].bit
2
10
(HL).bit
← 1
saddr.bit
3
6
(saddr.bit)
← 0
sfr.bit
3
6
sfr.bit
← 0
A.bit
2
4
A.bit
← 0
PSW.bit
3
6
PSW.bit
← 0
×× ×
CLR1
[HL].bit
2
10
(HL).bit
← 0
SET1
CY
1
2
CY
← 11
CLR1
CY
1
2
CY
← 00
NOT1
CY
1
2
CY
← CY
×
CALL
!addr16
3
6
(SP
1) ← (PC + 3)H, (SP 2) ← (PC + 3)L,
PC
← addr16, SP ← SP 2
CALLT
[addr5]
1
8
(SP
1) ← (PC + 1)H, (SP 2) ← (PC + 1)L,
PCH
← (00000000, addr5 + 1),
PCL
← (00000000, addr5),
SP
← SP 2
RET
1
6
PCH
← (SP + 1), PCL ← (SP),
SP
← SP + 2
RETI
1
8
PCH
← (SP + 1), PCL ← (SP),
PSW
← (SP + 2), SP ← SP + 3,
NMIS
← 0
RRR
PSW
1
2
(SP
1) ← PSW, SP ← SP 1
PUSH
rp
1
4
(SP
1) ← rpH, (SP 2) ← rpL,
SP
← SP 2
PSW
1
4
PSW
← (SP), SP ← SP + 1
R
POP
rp
1
6
rpH
← (SP + 1), rpL ← (SP),
SP
← SP + 2
SP, AX
2
8
SP
← AX
MOVW
AX, SP
2
6
AX
← SP
!addr16
3
6
PC
← addr16
$addr16
2
6
PC
← PC + 2 + jdisp8
BR
AX
1
6
PCH
← A, PCL ← X
Remark The instruction clock cycle is based on the CPU clock (fCPU) specified by the processor clock control
register (PCC).
相关PDF资料 |
PDF描述 |
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| UPD78F0546GK-8EU-A | 制造商:Renesas Electronics Corporation 功能描述: |
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