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参数资料
| 型号： | UPD78F0545GC(T2)-UBT-A |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 14 X 14 MM, LEAD FREE, PLASTIC, LQFP-80 |
| 文件页数： | 73/96页 |
| 文件大小： | 4109K |
| 代理商： | UPD78F0545GC(T2)-UBT-A |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页当前第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页
Preliminary Product Information U14673EJ1V0PM00
75
PD789322,789324,789326,789327
Flag
Mnemonic
Operand
Byte
Clock
Operation
ZAC CY
A, #byte
2
4
A, CY
← A + byte
×× ×
saddr, #byte
3
6
(saddr), CY
← (saddr) + byte
×× ×
A, r
2
4
A, CY
← A + r
×× ×
A, saddr
2
4
A, CY
← A + (saddr)
×× ×
A, !addr16
3
8
A, CY
← A + (addr16)
×× ×
A, [HL]
1
6
A, CY
← A + (HL)
×× ×
ADD
A, [HL + byte]
2
6
A, CY
← A + (HL + byte)
×× ×
A, #byte
2
4
A, CY
← A + byte + CY
×× ×
saddr, #byte
3
6
(saddr), CY
← (saddr) + byte + CY
×× ×
A, r
2
4
A, CY
← A + r + CY
×× ×
A, saddr
2
4
A, CY
← A + (saddr) + CY
×× ×
A, !addr16
3
8
A, CY
← A + (addr16) + CY
×× ×
A, [HL]
1
6
A, CY
← A + (HL) + CY
×× ×
ADDC
A, [HL + byte]
2
6
A, CY
← A + (HL + byte) + CY
×× ×
A, #byte
2
4
A, CY
← A byte
×× ×
saddr, #byte
3
6
(saddr), CY
← (saddr) byte
×× ×
A, r
2
4
A, CY
← A r
×× ×
A, saddr
2
4
A, CY
← A (saddr)
×× ×
A, !addr16
3
8
A, CY
← A (addr16)
×× ×
A, [HL]
1
6
A, CY
← A (HL)
×× ×
SUB
A, [HL + byte]
2
6
A, CY
← A (HL + byte)
×× ×
A, #byte
2
4
A, CY
← A byte CY
×× ×
saddr, #byte
3
6
(saddr), CY
← (saddr) byte CY
×× ×
A, r
2
4
A, CY
← A r CY
×× ×
A, saddr
2
4
A, CY
← A (saddr) CY
×× ×
A, !addr16
3
8
A, CY
← A (addr16) CY
×× ×
A, [HL]
1
6
A, CY
← A (HL) CY
×× ×
SUBC
A, [HL + byte]
2
6
A, CY
← A (HL + byte) CY
×× ×
A, #byte
2
4
A
← A ∧ byte
×
saddr, #byte
3
6
(saddr)
← (saddr) ∧ byte
×
A, r
2
4
A
← A ∧ r
×
A, saddr
2
4
A
← A ∧ (saddr)
×
A, !addr16
3
8
A
← A ∧ (addr16)
×
A, [HL]
1
6
A
← A ∧ (HL)
×
AND
A, [HL + byte]
2
6
A
← A ∧ (HL + byte)
×
Remark The instruction clock cycle is based on the CPU clock (fCPU) specified by the processor clock control
register (PCC).
相关PDF资料 |
PDF描述 |
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| UPD78F0546GK-8EU-A | 制造商:Renesas Electronics Corporation 功能描述: |
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