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参数资料
| 型号： | UPD78F9502MA-CAC-A |
| 厂商： | Renesas Electronics America |
| 文件页数： | 146/158页 |
| 文件大小： | 0K |
| 描述： | MCU 8BIT SGL CHIP |
| 标准包装： | 400 |
| 系列： | 78K0S/Kx1+ |
| 核心处理器： | 78K0S |
| 芯体尺寸： | 8-位 |
| 速度： | 10MHz |
| 外围设备： | LVD，POR，PWM，WDT |
| 输入/输出数： | 7 |
| 程序存储器容量： | 4KB（4K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 128 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 10-LSSOP（0.225"，5.72mm 宽） |
| 包装： | 托盘 |
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CHAPTER 5 CLOCK GENERATORS
User’s Manual U18172EJ3V0UD
86
(3) External clock input circuit
If external clock input is selected by the option byte, the following is possible.
High-speed operation
The accuracy of processing is improved as compared with high-speed internal oscillation (8 MHz (TYP.))
because an oscillation frequency of 2 MHz to 10 MHz can be selected and an external clock with a small
frequency deviation can be supplied.
Improvement of expandability
If the external clock input circuit is selected as the oscillator, the X2 pin can be used as an I/O port pin.
Note
For
details, refer to CHAPTER 4 PORT FUNCTIONS.
Note
μPD78F920x only
Figures 5-12 and 5-13 show the timing chart and status transition diagram of default start by external clock input.
Figure 5-12. Timing of Default Start by External Clock Input
VDD
(a)
(b)
External clock input
PCC = 02H, PPCC = 02H
H
RESET
System clock
Internal reset
CPU clock
Option byte is read.
System clock is selected.
(Operation stops
Note)
Note Operation stop time is 277
μs (MIN.), 544 μs (TYP.), and 1.075 ms (MAX.).
(a) The internal reset signal is generated by the power-on clear function on power application, the option byte is
referenced after reset, and the system clock is selected.
(b) The option byte is referenced and the system clock is selected. Then the external clock operates as the
system clock.
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PDF描述 |
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参数描述 |
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| UPD78F9801GB-8ES-A | 制造商:Renesas Electronics Corporation 功能描述: |
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