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参数资料
| 型号： | V850E1 |
| 厂商： | NEC Corp. |
| 元件分类： | 32位微控制器 |
| 英文描述： | 32-Bit Microprocessor Core |
| 中文描述： | 32位微处理器内核 |
| 文件页数： | 104/226页 |
| 文件大小： | 1709K |
| 代理商： | V850E1 |
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CHAPTER 9 SHIFTING TO DEBUG MODE
192
User’s Manual U14559EJ3V1UM
(c) Break due to alignment error exception occurrence
This break is set by setting the AE bit of the debug interface register (DIR) to 1.
The V850E1 CPU shifts to the debug mode when an alignment error occurs.
An alignment error occurs in the following case.
When the stack pointer (SP) is forcibly aligned to other than a word boundary during PREPARE or
DISPOSE instruction execution
Remark
Misaligned access to the CPU is enabled/disabled via hardware settings (pin input) (in the
V850E1 core, set according to the level input to the IFIMAEN pin).
In debug breaks except for access traps, the address of the instruction that caused the break is saved to
DBPC (because debug mode is entered before instruction execution is complete). Therefore, the instruction
that caused a break is executed after shifting from debug mode to user mode, but an additional debug break
does not occur (ignored).
(4) Single-step operation
The single-step operation is set by setting the SS flag of the PSW to 1, and the debug mode is entered when
each instruction is executed. The single-step operation is set/cleared using the following procedure.
(a) Single-step operation setting procedure
<1> Shift to debug mode via a debug trap (DBTRAP instruction execution).
<2> Set the SE bit of the DIR register to 1 to control the SS flag of the PSW.
<3> Set bit 11 of the DBPSW register to 1 to set the SS flag of the PSW to 1 when shifting to the user
mode.
<4> Transfer the restored PC value to the DBPC register.
<5> Shift to the user mode via the DBRET instruction (the SS flag of the PSW is set to 1 while shifting
and the single-step operation is set).
(b) Single-step operation clearing procedure
<1> When operating in the debug mode, clear bit 11 of the DBPSW register to 0 (this manipulation
clears the SS flag of the PSW to 0 when shifting to the user mode).
<2> Clear the SE bit of the DIR register to 0 (however, if this manipulation is omitted, the SS flag of the
PSW can be set to 1).
<3> Shift to the user mode via the DBRET instruction (the SS flag of the PSW is cleared to 0 while
shifting and the single-step operation is cleared).
相关PDF资料 |
PDF描述 |
|---|---|
| V902-FREQ | VCXO, CLOCK, 65 MHz - 200 MHz, LVDS OUTPUT |
| V903-FREQ | VCXO, CLOCK, 200 MHz - 730 MHz, LVDS OUTPUT |
| VB-24STBU | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
| VB-24STCU-5 | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
| VB-24STCU-E | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
相关代理商/技术参数 |
参数描述 |
|---|---|
| V850E2FK4-H | 制造商:RENESAS 制造商全称:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850E2FL4 | 制造商:RENESAS 制造商全称:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850E2FL4-H | 制造商:RENESAS 制造商全称:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850FX3-CANIT | 制造商:NEC Electronics Corporation 功能描述:STARTER KIT 32BIT CAN |
| V850R3 | 制造商:未知厂家 制造商全称:未知厂家 功能描述: |
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