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参数资料
| 型号： | V850E1 |
| 厂商： | NEC Corp. |
| 元件分类： | 32位微控制器 |
| 英文描述： | 32-Bit Microprocessor Core |
| 中文描述： | 32位微处理器内核 |
| 文件页数： | 117/226页 |
| 文件大小： | 1709K |
| 代理商： | V850E1 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页当前第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页
APPENDIX B INSTRUCTION LIST
203
User’s Manual U14559EJ3V1UM
Table B-1. Instruction Function List (in Alphabetical Order) (6/11)
Flag
Mnemonic
Operand
Format
CY
OV
S
Z
SAT
Instruction Function
OR
reg1, reg2
I
0
0/1
Or. ORs the word data of reg2 with the word
data of reg1, and stores the result in reg2.
ORI
imm16, reg1, reg2
VI
0
0/1
Or Immediate. ORs the word data of reg1 with
the 16-bit immediate data, zero-extended to
word length, and stores the result in reg2.
PREPARE
list12, imm5
XIII
Function Prepare. The general-purpose
register displayed in list12 is saved (4 is
subtracted from sp, and the data is stored in
that address). Next, the data is logically shifted
2 bits to the left, and the 5-bit immediate data
zero-extended to word length is subtracted
from sp.
PREPARE
list12, imm5,
sp/imm
XIII
Function Prepare. The general-purpose
register displayed in list12 is saved (4 is
subtracted from sp, and the data is stored in
that address). Next, the data is logically shifted
2 bits to the left, and the 5-bit immediate data
zero-extended to word length is subtracted
from sp. Then, the data specified by the third
operand is loaded to ep.
RETI
(None)
X
0/1
Return from Trap or Interrupt. Reads the
restored PC and PSW from the appropriate
system register, and restores from interrupt or
exception processing routine.
SAR
reg1, reg2
IX
0/1
0
0/1
Shift Arithmetic Right. Arithmetically shifts the
word data of reg2 to the right by ‘n’ positions,
where ‘n’ is specified by the lower 5 bits of
reg1 (the MSB prior to shift execution is copied
and set as the new MSB), and then writes the
result in reg2.
SAR
imm5, reg2
II
0/1
0
0/1
Shift Arithmetic Right. Arithmetically shifts the
word data of reg2 to the right by ‘n’ positions
specified by the lower 5-bit immediate data,
zero-extended to word length (the MSB prior to
shift execution is copied and set as the new
MSB), and then writes the result in reg2.
SASF
cccc, reg2
IX
Shift and Set Flag Condition. reg2 is logically
shifted left by 1, and its LSB is set to 1 in a
condition specified by condition code “cccc” is
satisfied; otherwise, LSB is set to 0.
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PDF描述 |
|---|---|
| V902-FREQ | VCXO, CLOCK, 65 MHz - 200 MHz, LVDS OUTPUT |
| V903-FREQ | VCXO, CLOCK, 200 MHz - 730 MHz, LVDS OUTPUT |
| VB-24STBU | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
| VB-24STCU-5 | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
| VB-24STCU-E | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
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参数描述 |
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