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参数资料
| 型号： | W9425G6DH-6F |
| 厂商： | WINBOND ELECTRONICS CORP |
| 元件分类： | DRAM |
| 英文描述： | 16M X 16 DDR DRAM, 0.7 ns, PDSO66 |
| 封装： | 0.400 INCH, 0.65 MM PITCH, ROHS COMPLIANT, TSOP2-66 |
| 文件页数： | 19/53页 |
| 文件大小： | 1817K |
| 代理商： | W9425G6DH-6F |
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W9425G6DH
Publication Release Date:Feb. 12, 2008
- 26 -
Revision A8
9.6 AC Characteristics and Operating Condition
(Notes: 10, 12)
-4
-5
SYM.
PARAMETER
MIN.
MAX.
MIN.
MAX.
UNIT
NOTES
tRC
Active to Ref/Active Command Period
52
55
tRFC
Ref to Ref/Active Command Period
60
70
tRAS
Active to Precharge Command Period
36
70000
40
70000
tRCD
Active to Read/Write Command Delay Time
16
15
tRAP
Active to Read with Auto-precharge Enable
16
15
nS
tCCD
Read/Write(a) to Read/Write(b) Command Period
1
tCK
tRP
Precharge to Active Command Period
16
15
tRRD
Active(a) to Active(b) Command Period
8
10
tWR
Write Recovery Time
15
nS
tDAL
Auto-precharge Write Recovery + Precharge Time
-
tCK
18
2
-
7.5
10
2.5
-
6
10
tCK
CLK Cycle Time
3
4
10
5
10
tAC
Data Access Time from CLK, CLK
-0.7
0.7
-0.7
0.7
tDQSCK
DQS Output Access Time from CLK, CLK
-0.6
0.6
-0.6
0.6
16
tDQSQ
Data Strobe Edge to Output Data Edge Skew
0.45
0.4
nS
tCH
CLk High Level Width
0.45
0.55
0.45
0.55
tCL
CLK Low Level Width
0.45
0.55
0.45
0.55
tCK
11
tHP
CLK Half Period (minimum of actual tCH, tCL)
Min.
(tCL, tCH)
Min.
(tCL, tCH)
tQH
DQ Output Data Hold Time from DQS
tHP
-0.55
tHP
-0.5
nS
tRPRE
DQS Read Preamble Time
0.9
1.1
0.9
1.1
tRPST
DQS Read Postamble Time
0.4
0.6
0.4
0.6
tCK
11
tDS
DQ and DM Setup Time
0.4
tDH
DQ and DM Hold Time
0.4
tDIPW
DQ and DM Input Pulse Width (for each input)
1.75
nS
tDQSH
DQS Input High Pulse Width
0.35
tDQSL
DQS Input Low Pulse Width
0.35
tDSS
DQS Falling Edge to CLK Setup Time
0.2
tDSH
DQS Falling Edge Hold Time from CLK
0.2
tCK
11
tWPRES
Clock to DQS Write Preamble Set-up Time
0
nS
tWPRE
DQS Write Preamble Time
0.25
tWPST
DQS Write Postamble Time
0.4
0.6
0.4
0.6
tDQSS
Write Command to First DQS Latching Transition
0.85
1.15
0.72
1.25
tCK
11
tIS
Input Setup Time
0.6
tIH
Input Hold Time
0.6
tIPW
Control & Address Input Pulse Width (for each input)
2.2
tHZ
Data-out High-impedance Time from CLK, CLK
-0.7
0.7
-0.7
0.7
tLZ
Data-out Low-impedance Time from CLK, CLK
-0.7
0.7
-0.7
0.7
tT(SS)
SSTL Input Transition
0.5
1.5
0.5
1.5
nS
tWTR
Internal Write to Read Command Delay
2
tCK
tXSNR
Exit Self Refresh to non-Read Command
72
75
nS
tXSRD
Exit Self Refresh to Read Command
200
tCK
tREFI
Refresh Time (8k/64mS)
7.8
S
17
tMRD
Mode Register Set Cycle Time
8
10
nS
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