参数资料
| 型号： | XA3S100E-4VQG100I |
| 厂商： | Xilinx Inc |
| 文件页数： | 14/37页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 100K 100-VQFP |
| 标准包装： | 90 |
| 系列： | Spartan®-3E XA |
| LAB/CLB数： | 240 |
| 逻辑元件/单元数： | 2160 |
| RAM 位总计： | 73728 |
| 输入/输出数： | 66 |
| 门数： | 100000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-VQFP（14x14） |
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DS635 (v2.0) September 9, 2009
Product Specification
21
R
Table 21: CLB Distributed RAM Switching Characteristics
Symbol
Description
-4
Units
Min
Max
Clock-to-Output Times
TSHCKO
Time from the active edge at the CLK input to data appearing on the
distributed RAM output
-2.35
ns
Setup Times
TDS
Setup time of data at the BX or BY input before the active transition at the
CLK input of the distributed RAM
0.46
-ns
TAS
Setup time of the F/G address inputs before the active transition at the CLK
input of the distributed RAM
0.52
-ns
TWS
Setup time of the write enable input before the active transition at the CLK
input of the distributed RAM
0.40
-ns
Hold Times
TDH
Hold time of the BX, BY data inputs after the active transition at the CLK
input of the distributed RAM
0.15
-ns
TAH, TWH
Hold time of the F/G address inputs or the write enable input after the active
transition at the CLK input of the distributed RAM
0
-ns
Clock Pulse Width
TWPH, TWPL
Minimum High or Low pulse width at CLK input
1.01
-ns
Table 22: CLB Shift Register Switching Characteristics
Symbol
Description
-4
Units
Min
Max
Clock-to-Output Times
TREG
Time from the active edge at the CLK input to data appearing on the shift
register output
-4.16
ns
Setup Times
TSRLDS
Setup time of data at the BX or BY input before the active transition at the
CLK input of the shift register
0.46
-ns
Hold Times
TSRLDH
Hold time of the BX or BY data input after the active transition at the CLK
input of the shift register
0.16
-ns
Clock Pulse Width
TWPH, TWPL
Minimum High or Low pulse width at CLK input
1.01
-ns
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PDF描述 |
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