参数资料
| 型号： | XA3S250E-4FT256I |
| 厂商： | Xilinx Inc |
| 文件页数： | 15/37页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 256FPBGA |
| 标准包装： | 90 |
| 系列： | Spartan®-3E XA |
| LAB/CLB数： | 612 |
| 逻辑元件/单元数： | 5508 |
| RAM 位总计： | 221184 |
| 输入/输出数： | 172 |
| 门数： | 250000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-FTBGA |
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DS635 (v2.0) September 9, 2009
Product Specification
22
R
Clock Buffer/Multiplexer Switching Characteristics
18 x 18 Embedded Multiplier Timing
Table 23: Clock Distribution Switching Characteristics
Description
Symbol
Maximum
Units
-4 Speed Grade
Global clock buffer (BUFG, BUFGMUX, BUFGCE) I input to O-output
delay
TGIO
1.46
ns
Global clock multiplexer (BUFGMUX) select S-input setup to I0 and I1
inputs. Same as BUFGCE enable CE-input
TGSI
0.63
ns
Frequency of signals distributed on global buffers (all sides)
FBUFG
311
MHz
Table 24: 18 x 18 Embedded Multiplier Timing
Symbol
Description
-4 Speed Grade
Units
Min
Max
Combinatorial Delay
TMULT
Combinatorial multiplier propagation delay from the A and B inputs to
the P outputs, assuming 18-bit inputs and a 36-bit product (AREG,
BREG, and PREG registers unused)
-4.88(1)
ns
Clock-to-Output Times
TMSCKP_P
Clock-to-output delay from the active transition of the CLK input to valid
data appearing on the P outputs when using the PREG register(2)
-1.10
ns
TMSCKP_A
TMSCKP_B
Clock-to-output delay from the active transition of the CLK input to valid
data appearing on the P outputs when using either the AREG or BREG
register(3)
-4.97
ns
Setup Times
TMSDCK_P
Data setup time at the A or B input before the active transition at the
CLK when using only the PREG output register (AREG, BREG
registers unused)(2)
3.98
-ns
TMSDCK_A
Data setup time at the A input before the active transition at the CLK
when using the AREG input register(3)
0.23
-ns
TMSDCK_B
Data setup time at the B input before the active transition at the CLK
when using the BREG input register(3)
0.39
-ns
Hold Times
TMSCKD_P
Data hold time at the A or B input before the active transition at the CLK
when using only the PREG output register (AREG, BREG registers
unused)(2)
-0.97
TMSCKD_A
Data hold time at the A input before the active transition at the CLK
when using the AREG input register(3)
0.04
TMSCKD_B
Data hold time at the B input before the active transition at the CLK
when using the BREG input register(3)
0.05
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