参数资料
| 型号： | XA3S250E-4FTG256I |
| 厂商： | Xilinx Inc |
| 文件页数： | 29/37页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 456-FBGA |
| 标准包装： | 90 |
| 系列： | Spartan®-3E XA |
| LAB/CLB数： | 612 |
| 逻辑元件/单元数： | 5508 |
| RAM 位总计： | 221184 |
| 输入/输出数： | 172 |
| 门数： | 250000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-FTBGA |
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DS635 (v2.0) September 9, 2009
Product Specification
35
R
IEEE 1149.1/1553 JTAG Test Access Port Timing
Table 44: Timing for the JTAG Test Access Port
Symbol
Description
-4 Speed Grade
Units
Min
Max
Clock-to-Output Times
TTCKTDO
The time from the falling transition on the TCK pin
to data appearing at the TDO pin
1.0
11.0
ns
Setup Times
TTDITCK
The time from the setup of data at the TDI pin to
the rising transition at the TCK pin
7.0
-ns
TTMSTCK
The time from the setup of a logic level at the TMS
pin to the rising transition at the TCK pin
7.0
-ns
Hold Times
TTCKTDI
The time from the rising transition at the TCK pin
to the point when data is last held at the TDI pin
0
-ns
TTCKTMS
The time from the rising transition at the TCK pin
to the point when a logic level is last held at the
TMS pin
0
-ns
Clock Timing
TCCH
The High pulse width at the TCK pin
5
-ns
TCCL
The Low pulse width at the TCK pin
5
-ns
FTCK
Frequency of the TCK signal
-25
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 6.
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