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参数资料
| 型号： | XA3S250E-4PQG208I |
| 厂商： | XILINX INC |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 612 CLBS, 250000 GATES, 572 MHz, PQFP208 |
| 封装： | LEAD FREE, PLASTIC, QFP-208 |
| 文件页数： | 16/37页 |
| 文件大小： | 717K |
| 代理商： | XA3S250E-4PQG208I |
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DS635 (v2.0) September 9, 2009
Product Specification
23
R
Block RAM Timing
Clock Frequency
FMULT
Internal operating frequency for a two-stage 18x18 multiplier using the
AREG and BREG input registers and the PREG output register(1)
0240
MHz
Notes:
1.
Combinatorial delay is less and pipelined performance is higher when multiplying input data with less than 18 bits.
2.
The PREG register is typically used in both single-stage and two-stage pipelined multiplier implementations.
3.
Input registers AREG or BREG are typically used when inferring a two-stage multiplier.
Table 24: 18 x 18 Embedded Multiplier Timing (Continued)
Symbol
Description
-4 Speed Grade
Units
Min
Max
Table 25: Block RAM Timing
Symbol
Description
-4 Speed Grade
Units
Min
Max
Clock-to-Output Times
TBCKO
When reading from block RAM, the delay from the active transition
at the CLK input to data appearing at the DOUT output
-2.82
ns
Setup Times
TBACK
Setup time for the ADDR inputs before the active transition at the
CLK input of the block RAM
0.38
-ns
TBDCK
Setup time for data at the DIN inputs before the active transition at
the CLK input of the block RAM
0.23
-ns
TBECK
Setup time for the EN input before the active transition at the CLK
input of the block RAM
0.77
-ns
TBWCK
Setup time for the WE input before the active transition at the CLK
input of the block RAM
1.26
-ns
Hold Times
TBCKA
Hold time on the ADDR inputs after the active transition at the CLK
input
0.14
-ns
TBCKD
Hold time on the DIN inputs after the active transition at the CLK
input
0.13
-ns
TBCKE
Hold time on the EN input after the active transition at the CLK input
0
-ns
TBCKW
Hold time on the WE input after the active transition at the CLK input
0
-ns
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PDF描述 |
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