参数资料
| 型号： | XC3S1000-4FGG676I |
| 厂商： | Xilinx Inc |
| 文件页数： | 30/272页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3A FPGA 1M STD 676-FBGA |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 40 |
| 系列： | Spartan®-3 |
| LAB/CLB数： | 1920 |
| 逻辑元件/单元数： | 17280 |
| RAM 位总计： | 442368 |
| 输入/输出数： | 391 |
| 门数： | 1000000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 676-BGA |
| 供应商设备封装： | 676-FBGA（27x27） |
| 配用： | 122-1502-ND - KIT STARTER SPARTAN-3 PCI-E |
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Spartan-3 FPGA Family: Pinout Descriptions
DS099 (v3.1) June 27, 2013
Product Specification
125
Bitstream Options
Table 80 lists the various bitstream options that affect pins on a Spartan-3 FPGA. The table shows the names of the affected
pins, describes the function of the bitstream option, the name of the bitstream generator option variable, and the legal values
for each variable. The default option setting for each variable is indicated with bold, underlined text.
VCCO: I/O bank output voltage supply pins
VCCO_4
(for DUAL pins)
Same voltage as
external interface
Same voltage as
external interface
Same voltage as
external interface
Same voltage as
external interface
VCCO_4
N/A
VCCO_5
(for DUAL pins)
VCCO_5
Same voltage as
external interface
Same voltage as
external interface
VCCO_5
N/A
VCCO_#
N/A
VCCAUX: Auxiliary voltage supply pins
VCCAUX
+2.5V
N/A
VCCINT: Internal core voltage supply pins
VCCINT
+1.2V
N/A
GND: Ground supply pins
GND
N/A
Notes:
1.
#= I/O bank number, an integer from 0 to 7.
2.
(I) = input, (O) = output, (OD) = open-drain output, (I/O) = bidirectional, (I/OD) = bidirectional with open-drain output. Open-drain output
requires pull-up to create logic High level.
3.
Shaded cell indicates that the pin is high-impedance during configuration. To enable a soft pull-up resistor during configuration, drive or
tie HSWAP_EN Low.
Table 80: Bitstream Options Affecting Spartan-3 Device Pins
Affected Pin Name(s)
Bitstream Generation Function
Option
Variable
Name
Values
(Default)
All unused I/O pins of
type I/O, DUAL, GCLK,
DCI, VREF
For all I/O pins that are unused in the application after configuration, this
option defines whether the I/Os are individually tied to VCCO via a pull-up
resistor, tied ground via a pull-down resistor, or left floating. If left floating,
the unused pins should be connected to a defined logic level, either from
a source internal to the FPGA or external.
UnusedPin
Pulldown
Pullup
Pullnone
IO_Lxxy_#/DIN,
IO_Lxxy_#/DOUT,
IO_Lxxy_#/INIT_B
Serial configuration mode: If set to Yes, then these pins retain their
functionality after configuration completes, allowing for device
(re-)configuration. Readback is not supported in with serial mode.
Persist
No
Yes
IO_Lxxy_#/D0,
IO_Lxxy_#/D1,
IO_Lxxy_#/D2,
IO_Lxxy_#/D3,
IO_Lxxy_#/D4,
IO_Lxxy_#/D5,
IO_Lxxy_#/D6,
IO_Lxxy_#/D7,
IO_Lxxy_#/CS_B,
IO_Lxxy_#/RDWR_B,
IO_Lxxy_#/BUSY,
IO_Lxxy_#/INIT_B
Parallel configuration mode (also called SelectMAP): If set to Yes, then
these pins retain their SelectMAP functionality after configuration
completes, allowing for device readback and for partial or complete
(re-)configuration.
Persist
No
Yes
Table 79: Pin Behavior After Power-Up, During Configuration (Cont’d)
Pin Name
Configuration Mode Settings <M2:M1:M0>
Bitstream
Configuration
Option
Serial Modes
SelectMap Parallel Modes
JTAG Mode
<1:0:1>
Master <0:0:0>
Slave <1:1:1>
Master <0:1:1>
Slave <1:1:0>
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