参数资料
| 型号： | XC3S100E-4CPG132C |
| 厂商： | Xilinx Inc |
| 文件页数： | 161/227页 |
| 文件大小： | 0K |
| 描述： | IC SPARTAN-3E FPGA 100K 132CSBGA |
| 产品培训模块： | FPGAs Spartan3 Extended Spartan 3A FPGA Family |
| 标准包装： | 1 |
| 系列： | Spartan®-3E |
| LAB/CLB数： | 240 |
| 逻辑元件/单元数： | 2160 |
| RAM 位总计： | 73728 |
| 输入/输出数： | 83 |
| 门数： | 100000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 132-TFBGA，CSPBGA |
| 供应商设备封装： | 132-CSPBGA（8x8） |
| 产品目录页面： | 599 (CN2011-ZH PDF) |
| 其它名称： | 122-1515 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页当前第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页
Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
39
Table 23: Block RAM Port Signals
Signal
Description
Port A
Signal
Name
Port B
Signal
Name
Direction
Function
Address Bus
ADDRA
ADDRB
Input
The Address Bus selects a memory location for read or write operations.
The width (w) of the port’s associated data path determines the number of
available address lines (r), as per Table 22.
Whenever a port is enabled (ENA or ENB = High), address transitions must
meet the data sheet setup and hold times with respect to the port clock
(CLKA or CLKB), as shown in Table 103, page 139.This requirement must
be met even if the RAM read output is of no interest.
Data Input Bus
DIA
DIB
Input
Data at the DI input bus is written to the RAM location specified by the
address input bus (ADDR) during the active edge of the CLK input, when
the clock enable (EN) and write enable (WE) inputs are active.
It is possible to configure a port’s DI input bus width (w-p) based on
Table 22. This selection applies to both the DI and DO paths of a given port.
Parity Data Input(s)
DIPA
DIPB
Input
Parity inputs represent additional bits included in the data input path.
Although referred to herein as “parity” bits, the parity inputs and outputs
have no special functionality for generating or checking parity and can be
used as additional data bits. The number of parity bits ‘p’ included in the DI
(same as for the DO bus) depends on a port’s total data path width (w). See
Data Output Bus
DOA
DOB
Output
Data is written to the DO output bus from the RAM location specified by the
address input bus, ADDR. See the DI signal description for DO port width
configurations.
Basic data access occurs on the active edge of the CLK when WE is
inactive and EN is active. The DO outputs mirror the data stored in the
address ADDR memory location. Data access with WE active if the
WRITE_MODE attribute is set to the value: WRITE_FIRST, which
accesses data after the write takes place. READ_FIRST accesses data
before the write occurs. A third attribute, NO_CHANGE, latches the DO
outputs upon the assertion of WE. See Block RAM Data Operations for
details on the WRITE_MODE attribute.
Parity Data
Output(s)
DOPA
DOPB
Output
Parity outputs represent additional bits included in the data input path. The
number of parity bits ‘p’ included in the DI bus (same as for the DO bus)
depends on a port’s total data path width (w). See the DIP signal
description for configuration details.
Write Enable
WEA
WEB
Input
When asserted together with EN, this input enables the writing of data to
the RAM. When WE is inactive with EN asserted, read operations are still
possible. In this case, a latch passes data from the addressed memory
location to the DO outputs.
Clock Enable
ENA
ENB
Input
When asserted, this input enables the CLK signal to perform read and write
operations to the block RAM. When inactive, the block RAM does not
perform any read or write operations.
Set/Reset
SSRA
SSRB
Input
When asserted, this pin forces the DO output latch to the value of the
SRVAL attribute. It is synchronized to the CLK signal.
Clock
CLKA
CLKB
Input
This input accepts the clock signal to which read and write operations are
synchronized. All associated port inputs are required to meet setup times
with respect to the clock signal’s active edge. The data output bus responds
after a clock-to-out delay referenced to the clock signal’s active edge.
相关PDF资料 |
PDF描述 |
|---|---|
| AMM31DRSS | CONN EDGECARD 62POS DIP .156 SLD |
| XC3S100E-5VQG100C | IC FPGA SPARTAN-3E 100K 100-VQFP |
| 24LC08BHT-E/MS | IC EEPROM 8KBIT 400KHZ 8MSOP |
| XCS05-3VQ100C | IC FPGA 5V C-TEMP 100-VQFP |
| ASM36DRAS | CONN EDGECARD 72POS .156 R/A |
相关代理商/技术参数 |
参数描述 |
|---|---|
| XC3S100E-4CPG132C4124 | 制造商:Xilinx 功能描述: |
| XC3S100E-4CPG132I | 功能描述:IC FPGA SPARTAN-3E 100K 132CSBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Spartan®-3E 标准包装:40 系列:Spartan® 6 LX LAB/CLB数:3411 逻辑元件/单元数:43661 RAM 位总计:2138112 输入/输出数:358 门数:- 电源电压:1.14 V ~ 1.26 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:676-BGA 供应商设备封装:676-FBGA（27x27） |
| XC3S100E-4FG320C | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3E FPGA Family: Complete Data Sheet |
| XC3S100E-4FG320GC | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3E FPGA Family: Complete Data Sheet |
| XC3S100E-4FG320GI | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3E FPGA Family: Complete Data Sheet |
发布紧急采购，3分钟左右您将得到回复。