参数资料
| 型号： | XC3S100E-4CPG132C |
| 厂商： | Xilinx Inc |
| 文件页数： | 214/227页 |
| 文件大小： | 0K |
| 描述： | IC SPARTAN-3E FPGA 100K 132CSBGA |
| 产品培训模块： | FPGAs Spartan3 Extended Spartan 3A FPGA Family |
| 标准包装： | 1 |
| 系列： | Spartan®-3E |
| LAB/CLB数： | 240 |
| 逻辑元件/单元数： | 2160 |
| RAM 位总计： | 73728 |
| 输入/输出数： | 83 |
| 门数： | 100000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 132-TFBGA，CSPBGA |
| 供应商设备封装： | 132-CSPBGA（8x8） |
| 产品目录页面： | 599 (CN2011-ZH PDF) |
| 其它名称： | 122-1515 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页当前第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页
Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
87
HDC
Output
PROM Write Enable
Connect to PROM write-enable
input (WE#). FPGA drives this
signal High throughout
configuration.
User I/O
LDC2
Output
PROM Byte Mode
This signal is not used for x8
PROMs. For PROMs with a x8/x16
data width control, connect to
PROM byte-mode input (BYTE#).
Flash PROMs. FPGA drives this
signal Low throughout
configuration.
User I/O. Drive this pin High
after configuration to use a
x8/x16 PROM in x16 mode.
A[23:0]
Output
Address
Connect to PROM address inputs.
High-order address lines may not
be available in all packages and
not all may be required. Number of
address lines required depends on
the size of the attached Flash
PROM. FPGA address generation
controlled by M0 mode pin.
Addresses presented on falling
CCLK edge.
Only 20 address lines are available
in TQ144 package.
User I/O
D[7:0]
Input
Data Input
FPGA receives byte-wide data on
these pins in response the address
presented on A[23:0]. Data
captured by FPGA on rising edge
of CCLK.
User I/O. If bitstream option
Persist=Yes, becomes
part of SelectMap parallel
peripheral interface.
CSO_B
Output
Chip Select Output. Active Low.
Not used in single FPGA
applications. In a daisy-chain
configuration, this pin connects to
the CSI_B pin of the next FPGA in
the chain. If HSWAP = 1 in a
multi-FPGA daisy-chain
application, connect this signal to a
4.7 k
Ω pull-up resistor to VCCO_2.
Actively drives Low when selecting
a downstream device in the chain.
User I/O
BUSY
Output
Busy Indicator. Typically only used
after configuration, if bitstream
option Persist=Yes.
Not used during configuration but
actively drives.
User I/O. If bitstream option
Persist=Yes, becomes
part of SelectMap parallel
peripheral interface.
CCLK
Output
Configuration Clock. Generated
by FPGA internal oscillator.
Frequency controlled by
ConfigRate bitstream generator
option. If CCLK PCB trace is long or
has multiple connections, terminate
this output to maintain signal
integrity. See CCLK Design
Not used in single FPGA
applications but actively drives. In
a daisy-chain configuration, drives
the CCLK inputs of all other
FPGAs in the daisy-chain.
User I/O. If bitstream option
Persist=Yes, becomes
part of SelectMap parallel
peripheral interface.
INIT_B
Open-drain
bidirectional I/O
Initialization Indicator. Active Low.
Goes Low at start of configuration
during the Initialization memory
clearing process. Released at the
end of memory clearing, when the
mode select pins are sampled. In
daisy-chain applications, this signal
requires an external 4.7 k
Ω pull-up
resistor to VCCO_2.
Active during configuration. If CRC
error detected during
configuration, FPGA drives INIT_B
Low.
User I/O. If unused in the
application, drive INIT_B
High.
Table 59: Byte-Wide Peripheral Interface (BPI) Connections (Cont’d)
Pin Name
FPGA Direction
Description
During Configuration
After Configuration
D
相关PDF资料 |
PDF描述 |
|---|---|
| AMM31DRSS | CONN EDGECARD 62POS DIP .156 SLD |
| XC3S100E-5VQG100C | IC FPGA SPARTAN-3E 100K 100-VQFP |
| 24LC08BHT-E/MS | IC EEPROM 8KBIT 400KHZ 8MSOP |
| XCS05-3VQ100C | IC FPGA 5V C-TEMP 100-VQFP |
| ASM36DRAS | CONN EDGECARD 72POS .156 R/A |
相关代理商/技术参数 |
参数描述 |
|---|---|
| XC3S100E-4CPG132C4124 | 制造商:Xilinx 功能描述: |
| XC3S100E-4CPG132I | 功能描述:IC FPGA SPARTAN-3E 100K 132CSBGA RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:Spartan®-3E 标准包装:40 系列:Spartan® 6 LX LAB/CLB数:3411 逻辑元件/单元数:43661 RAM 位总计:2138112 输入/输出数:358 门数:- 电源电压:1.14 V ~ 1.26 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:676-BGA 供应商设备封装:676-FBGA（27x27） |
| XC3S100E-4FG320C | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3E FPGA Family: Complete Data Sheet |
| XC3S100E-4FG320GC | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3E FPGA Family: Complete Data Sheet |
| XC3S100E-4FG320GI | 制造商:XILINX 制造商全称:XILINX 功能描述:Spartan-3E FPGA Family: Complete Data Sheet |
发布紧急采购，3分钟左右您将得到回复。