参数资料
| 型号： | XC3S100E-4CPG132C |
| 厂商： | Xilinx Inc |
| 文件页数： | 41/227页 |
| 文件大小： | 0K |
| 描述： | IC SPARTAN-3E FPGA 100K 132CSBGA |
| 产品培训模块： | FPGAs Spartan3 Extended Spartan 3A FPGA Family |
| 标准包装： | 1 |
| 系列： | Spartan®-3E |
| LAB/CLB数： | 240 |
| 逻辑元件/单元数： | 2160 |
| RAM 位总计： | 73728 |
| 输入/输出数： | 83 |
| 门数： | 100000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 132-TFBGA，CSPBGA |
| 供应商设备封装： | 132-CSPBGA（8x8） |
| 产品目录页面： | 599 (CN2011-ZH PDF) |
| 其它名称： | 122-1515 |
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
135
Table 97: Recommended Number of Simultaneously
Switching Outputs per VCCO/GND Pair
Signal Standard
(IOSTANDARD)
Package Type
VQ
100
TQ
144
PQ
208
CP
132
FT256
FG320
FG400
FG484
Single-Ended Standards
LVTTL
Slow
2
34
20
19
52
60
4
17101026
41
6
17
10726
29
8
6
13
22
12
8
6
5
13
16
5
6
11
Fast
2
17171726
34
4
9
13
20
6
7
13
15
8
6
666
12
5
6
10
16
5
555
9
LVCMOS33
Slow
2
34202052
76
4
17101026
46
6
17
10726
27
8
6
13
20
12
8
6
5
13
16
5
6
10
Fast
2
17171726
44
4
8
13
26
6
8
6
13
16
8
6
666
12
5
6
10
16
8
855
8
LVCMOS25
Slow
2
28161642
76
4
13101019
46
6
137
719
33
8
6
669
24
12
6
9
18
Fast
2
17161626
42
4
9
13
20
6
9
7
13
15
8
6
666
13
12
5
6
11
LVCMOS18
Slow
2
19
11829
64
4
137
619
34
6
559
22
8
6
449
18
Fast
2
138
819
36
4
8
5
13
21
6
4
446
13
8
4
446
10
LVCMOS15
Slow
2
1610
1019
55
48
7
9
31
66
5
9
18
Fast
2
9
13
25
47
7
16
65
5
13
LVCMOS12
Slow
2
1711
1116
55
Fast
2
1010
31
PCI33_3
8
16
PCI66_3
8
13
PCIX
7
11
HSTL_I_18
1010
1016
17
HSTL_III_18
10
16
SSTL18_I
9
15
SSTL2_I
1212
1218
18
Differential Standards (Number of I/O Pairs or Channels)
LVDS_25
6
12
20
BLVDS_25
4
MINI_LVDS_25
6
12
20
LVPECL_25
Input Only
RSDS_25
6
12
20
DIFF_HSTL_I_18
5
8
DIFF_HSTL_IIII_18
5
8
DIFF_SSTL18_I
4
7
DIFF_SSTL2_I
6
9
8
Notes:
1.
The numbers in this table are recommendations that assume
sound board layout practice. This table assumes the following
parasitic factors: combined PCB trace and land inductance per
VCCO and GND pin of 1.0 nH, receiver capacitive load of 15 pF.
Test limits are the VIL/VIH voltage limits for the respective I/O
standard.
2.
The PQ208 results are based on physical measurements of a
PQ208 package soldered to a typical printed circuit board. All
other results are based on worst-case simulation and an
interpolation of the PQ208 physical results.
3.
If more than one signal standard is assigned to the I/Os of a given
bank, refer to XAPP689: Managing Ground Bounce in Large
FPGAs for information on how to perform weighted average SSO
calculations.
Table 97: Recommended Number of Simultaneously
Switching Outputs per VCCO/GND Pair (Cont’d)
Signal Standard
(IOSTANDARD)
Package Type
VQ
100
TQ
144
PQ
208
CP
132
FT256
FG320
FG400
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