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参数资料
型号： XC3S250E-4PQG208C
厂商： Xilinx Inc
文件页数： 185/227页
文件大小： 0K
描述： IC SPARTAN-3E FPGA 250K 208-PQFP
产品培训模块： FPGAs Spartan3
标准包装： 24
系列： Spartan®-3E
LAB/CLB数： 612
逻辑元件/单元数： 5508
RAM 位总计： 221184
输入/输出数： 158
门数： 250000
电源电压： 1.14 V ~ 1.26 V
安装类型： 表面贴装
工作温度： 0°C ~ 85°C
封装/外壳： 208-BFQFP
供应商设备封装： 208-PQFP（28x28）
其它名称： 122-1483
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
www.xilinx.com
Product Specification
60
By contrast, the clock switch matrixes on the top and bottom
edges receive signals from any of the five following sources:
two GCLK pins, two DCM outputs, or one Double-Line
interconnect.
Table 41 indicates permissible connections between clock
inputs and BUFGMUX elements. The I0-input provides the
best input path to a clock buffer. The I1-input provides the
secondary input for the clock multiplexer function.
The four BUFGMUX elements on the top edge are paired
together and share inputs from the eight global clock inputs
along the top edge. Each BUFGMUX pair connects to four
of the eight global clock inputs, as shown in Figure 45. This
optionally allows differential inputs to the global clock inputs
without wasting a BUFGMUX element.
Table 41: Connections from Clock Inputs to BUFGMUX Elements and Associated Quadrant Clock
Quadran
t Clock
Line(1)
Left-Half BUFGMUX
Top or Bottom BUFGMUX
Right-Half BUFGMUX
Location(2)
I0 Input
I1 Input
Location(2)
I0 Input
I1 Input
Location(2)
I0 Input
I1 Input
H
X0Y9
LHCLK7
LHCLK6
X1Y10
GCLK7 or
GCLK11
GCLK6 or
GCLK10
X3Y9
RHCLK3
RHCLK2
G
X0Y8
LHCLK6
LHCLK7
X1Y11
GCLK6 or
GCLK10
GCLK7 or
GCLK11
X3Y8
RHCLK2
RHCLK3
F
X0Y7
LHCLK5
LHCLK4
X2Y10
GCLK5 or
GCLK9
GCLK4 or
GCLK8
X3Y7
RHCLK1
RHCLK0
E
X0Y6
LHCLK4
LHCLK5
X2Y11
GCLK4 or
GCLK8
GCLK5 or
GCLK9
X3Y6
RHCLK0
RHCLK1
D
X0Y5
LHCLK3
LHCLK2
X1Y0
GCLK3 or
GCLK15
GCLK2 or
GCLK14
X3Y5
RHCLK7
RHCLK6
C
X0Y4
LHCLK2
LHCLK3
X1Y1
GCLK2 or
GCLK14
GCLK3 or
GCLK15
X3Y4
RHCLK6
RHCLK7
B
X0Y3
LHCLK1
LHCLK0
X2Y0
GCLK1 or
GCLK13
GCLK0 or
GCLK12
X3Y3
RHCLK5
RHCLK4
A
X0Y2
LHCLK0
LHCLK1
X2Y1
GCLK0 or
GCLK12
GCLK1 or
GCLK13
X3Y2
RHCLK4
RHCLK5
Notes:
1.
See Quadrant Clock Routing for connectivity details for the eight quadrant clocks.
2.
See Figure 45 for specific BUFGMUX locations, and Figure 47 for information on how BUFGMUX elements drive onto a specific clock line
within a quadrant.
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