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参数资料
| 型号： | XC4VFX100-11FF1152I |
| 厂商： | XILINX INC |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 10544 CLBS, 1181 MHz, PBGA1152 |
| 封装： | FBGA-1152 |
| 文件页数： | 31/58页 |
| 文件大小： | 1863K |
| 代理商： | XC4VFX100-11FF1152I |
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Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
37
Boundary-Scan Port Timing Specifications
TTAPTCK
TMS and TDI Setup time before TCK
1.0
ns, Min
TTCKTAP
TMS and TDI Hold time after TCK
2.0
ns, Min
TTCKTDO
TCK falling edge to TDO output valid
6.0
ns, Max
FTCK
Maximum configuration TCK clock
frequency
66
MHz, Max
FTCKB
Maximum Boundary-Scan TCK clock
frequency
50
MHz, Max
Dynamic Reconfiguration Port (DRP) for DCM
CLKIN_FREQ_DLL_HF_MS_MAX
Maximum frequency for DCLK
500
450
400
MHz, Max
TDMCCK_DADDR/TDMCKC_DADDR
DADDR Setup/Hold time
0.54
0.00
0.63
0.00
0.72
0.00
ns, Max
TDMCCK_DI/TDMCKC_DI
DI Setup/Hold time
0.54
0.00
0.63
0.00
0.72
0.00
ns, Max
TDMCCK_DEN/TDMCKC_DEN
DEN Setup/Hold time
0.58
0.00
0.58
0.00
0.58
0.00
ns, Max
TDMCCK_DWE/TDMCKC_DWE
DWE Setup/Hold time
0.58
0.00
0.58
0.00
0.58
0.00
ns, Max
TDMCKO_DO
CLK to out of DO(2)
00
0
ns, Max
TDMCKO_DRDY
CLK to out of DRDY
0.68
0.80
0.92
ns, Max
Notes:
1.
TBCCCK_CE and TBCCKC_CE must be satisfied to assure glitch-free operation of the global clock when switching between clocks. These parameters
do not apply to the BUFGMUX_VIRTEX4 primitive that assures glitch-free operation. The other global clock setup and hold times are optional; only
needing to be satisfied if device operation requires simulation matches on a cycle-for-cycle basis when switching between clocks.
2.
DO holds until the next DRP operation.
Table 43: Configuration Switching Characteristics (Continued)
Symbol
Description
Speed Grade
Units
-12
-11
-10
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PDF描述 |
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