参数资料
| 型号： | XRD9816BCV-F |
| 厂商： | Exar Corporation |
| 文件页数： | 53/53页 |
| 文件大小： | 0K |
| 描述： | IC 16BIT CCD/CIS SIG PROC 48TQFP |
| 标准包装： | 250 |
| 位数： | 16 |
| 通道数： | 3 |
| 电压 - 电源，模拟： | 4.5 V ~ 5.5 V |
| 电压 - 电源，数字： | 3 V ~ 5.5 V |
| 封装/外壳： | 48-TQFP |
| 供应商设备封装： | 48-TQFP（7x7） |
| 包装： | 托盘 |
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XRD9814B/9816B
9
Rev. 1.00
ELECTRICAL CHARACTERISTICS (CONT’D)
AVDD=DVDD=5.0V, ADCCLK=6MHz, Ta=25C unless otherwise specified
Parameter
Symbol
Min
Typ
Max
Unit
Conditions
TIMING SPECIFICATIONS
ADCCLK Pulse Width
taclk
66.5
ns
BSAMP falling edge delay from
tbfcr
10
ns
rising ADCCLK
BSAMP falling edge to VSAMP
tbvf
70
ns
falling edge.
ADCCLK Period (1 Ch. Mode)
tcp1
166
ns
ADCCLK Period (3 Ch. Mode)
tcp3
133
ns
1-Channel Conversion Period
tcr1
166
ns
3-Channel Conversion Period
tcr3
400
ns
BSAMP Pulse Width
tpwb
30
ns
VSAMP Pulse Width
tpwv
30
ns
VSAMP falling edge to BSAMP
tvbf
70
ns
falling edge.
VSAMP falling edge delay from
tvfcr
30
ns
All modes except 1-Channel
rising ADCCLK.
S/H
VSAMP falling edge delay
tvfcr
70
ns
1-Channel S/H, Config
from rising ADCCLK
REG #1, PB2=1, PB7=1
PGA Settling Time
tstl
70
ns
Aperture Delay
tap
5
ns
VSAMP TIMING OPTION #1
VSAMP rising edge delay from
tvrcf
15
ns
tvrcr is not required, Config
falling ADCCLK (Note 1)
REG #1, PB0=0
VSAMP TIMING OPTION #2
VSAMP rising edge delay from
tvrcr
15
ns
tvrcf is not required, Config
rising ADCCLK (Note 1)
REG # 1, PB0=1
WRITE SPECIFICATIONS
Data Setup Time
tds
15
ns
Data Hold Time
tdh
15
ns
Load Setup Time
tlcs
15
ns
Load Hold Time
tlch
15
ns
Load Pulse Width
tplw
25
ns
Note 1:
VSAMP Timing Option #2 allows additional timing flexibility by allowing the rising edge of VSAMP to occur
approximately one-half ADCCLK period earlier than Option #1. Option #2 is only available in 3-Channel
Operation (PB4=0, PB3=0, Configuration Register #1).
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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