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参数资料
| 型号： | 5962D0053605QYX |
| 元件分类： | SRAM |
| 英文描述： | 512K X 8 STANDARD SRAM, 20 ns, CDFP36 |
| 封装： | CERAMIC, DFP-36 |
| 文件页数： | 2/16页 |
| 文件大小： | 138K |
| 代理商： | 5962D0053605QYX |
10
tEFDX
Assumptions & Notes:
1. G < VIL (max). If G > VIH (min) then Q(7:0) will be in three-state for the entire cycle.
2. Either E scenario above can occur.
3. G high for tAVAV cycle.
A(18:0)
Figure 5b. SRAM Write Cycle 2: Chip Enable - Controlled Access
W
E
D(7:0)
APPLIED DATA
E
Q(7:0)
tWLQZ
tETEF
tWLEF
tDVEF
tAVAV3
tAVET
tETEF
tEFAX
or
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