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参数资料
| 型号： | A40MX04-PLG44A |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 6000 GATES, PQCC44 |
| 封装： | PLASTIC, LCC-44 |
| 文件页数： | 35/76页 |
| 文件大小： | 429K |
| 代理商： | A40MX04-PLG44A |
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MX Automotive Family FPGAs
1- 3 4
v2 .0
tENZH
Enable Pad Z to HIGH
4.7
ns
tENZL
Enable Pad Z to LOW
5.2
ns
tENHZ
Enable Pad HIGH to Z
9.4
ns
tENLZ
Enable Pad LOW to Z
8.7
ns
tGLH
G-to-Pad HIGH
5.1
ns
tGHL
G-to-Pad LOW
5.1
ns
tLCO
I/O Latch Clock-to-Out (Pad-to-Pad), 64 Clock Loading
9.9
ns
tACO
Array Clock-to-Out (Pad-to-Pad), 64 Clock Loading
14
ns
dTLH
Capacitive Loading, LOW to HIGH
0.05
ns/pF
dTHL
Capacitive Loading, HIGH to LOW
0.06
ns/pF
CMOS Output Module Timing5
tDLH
Data-to-Pad HIGH
5.5
ns
tDHL
Data-to-Pad LOW
4.2
ns
tENZH
Enable Pad Z to HIGH
4.7
ns
tENZL
Enable Pad Z to LOW
5.2
ns
tENHZ
Enable Pad HIGH to Z
9.4
ns
tENLZ
Enable Pad LOW to Z
8.7
ns
tGLH
G-to-Pad HIGH
8.8
ns
tGHL
G-to-Pad LOW
8.8
ns
tLCO
I/O Latch Clock-to-Out (Pad-to-Pad), 64 Clock Loading
9.9
ns
tACO
Array Clock-to-Out (Pad-to-Pad), 64 Clock Loading
14
ns
dTLH
Capacitive Loading, LOW to HIGH
0.05
ns/pF
dTHL
Capacitive Loading, HIGH to LOW
0.06
ns/pF
Table 1-8 A42MX16 Timing Characteristics (Nominal 5.0V Operation)
Worst-Case Automotive Conditions, VCC = 4.75V, TJ = 125°C (Continued)
‘Std’ Speed
Parameter
Description
Min.
Max.
Units
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is
appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相关PDF资料 |
PDF描述 |
|---|---|
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| A42MX36-BG272A | FPGA, 54000 GATES, PBGA272 |
| A42MX36-BGG272A | FPGA, 54000 GATES, PBGA272 |
| A42MX36-CQ208A | FPGA, 54000 GATES, CQFP208 |
| A42MX36-CQ256A | FPGA, 54000 GATES, CQFP256 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| A40MX04-PLG44I | 功能描述:IC FPGA MX SGL CHIP 6K 44-PLCC RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:90 系列:ProASIC3 LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:36864 输入/输出数:157 门数:250000 电源电压:1.425 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 125°C 封装/外壳:256-LBGA 供应商设备封装:256-FPBGA（17x17） |
| A40MX04-PLG44M | 制造商:Microsemi Corporation 功能描述:FPGA 6K GATES 547 CELLS 83MHZ/139MHZ 0.45UM 3.3V/5V 44PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 34 I/O 44PLCC |
| A40MX04-PLG68 | 功能描述:IC FPGA 69I/O 68PLCC RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:24 系列:ECP2 LAB/CLB数:1500 逻辑元件/单元数:12000 RAM 位总计:226304 输入/输出数:131 门数:- 电源电压:1.14 V ~ 1.26 V 安装类型:表面贴装 工作温度:0°C ~ 85°C 封装/外壳:208-BFQFP 供应商设备封装:208-PQFP（28x28） |
| A40MX04-PLG68I | 功能描述:IC FPGA MX SGL CHIP 6K 68-PLCC RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:90 系列:ProASIC3 LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:36864 输入/输出数:157 门数:250000 电源电压:1.425 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 125°C 封装/外壳:256-LBGA 供应商设备封装:256-FPBGA（17x17） |
| A40MX04-PLG68M | 制造商:Microsemi Corporation 功能描述:FPGA 6K GATES 547 CELLS 83MHZ/139MHZ 0.45UM 3.3V/5V 68PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 57 I/O 68PLCC 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 6K 68-PLCC |
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