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参数资料
| 型号： | A40MX04-PLG44A |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 6000 GATES, PQCC44 |
| 封装： | PLASTIC, LCC-44 |
| 文件页数： | 39/76页 |
| 文件大小： | 429K |
| 代理商： | A40MX04-PLG44A |
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MX Automotive Family FPGAs
1- 3 8
v2 .0
Table 1-10 A42MX36 Timing Characteristics (Nominal 5.0V Operation)
Worst-Case Automotive Conditions, VCC = 4.75V, TJ = 125°C
‘Std’ Speed
Parameter
Description
Min.
Max.
Units
Logic Module Combinatorial Functions1
tPD
Internal Array Module Delay
2.4
ns
tPDD
Internal Decode Module Delay
2.8
ns
Logic Module Predicted Routing Delays2
tRD1
FO=1 Routing Delay
1.6
ns
tRD2
FO=2 Routing Delay
2.2
ns
tRD3
FO=3 Routing Delay
2.8
ns
tRD4
FO=4 Routing Delay
3.4
ns
tRD5
FO=8 Routing Delay
5.8
ns
tRDD
Decode-to-Output Routing Delay
0.6
ns
Logic Module Sequential Timing3, 4
tCO
Flip-Flop Clock-to-Output
2.2
ns
tGO
Latch Gate-to-Output
2.2
ns
tSU
Flip-Flop (Latch) Set-Up Time
0.6
ns
tH
Flip-Flop (Latch) Hold Time
0.0
ns
tRO
Flip-Flop (Latch) Reset-to-Output
2.7
ns
tSUENA
Flip-Flop (Latch) Enable Set-Up
1.2
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock
Active Pulse Width
5.8
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse Width
7.5
ns
Synchronous SRAM Operations
tRC
Read Cycle Time
11.8
ns
tWC
Write Cycle Time
11.8
ns
tRCKHL
Clock HIGH/LOW Time
5.9
ns
tRCO
Data Valid After Clock HIGH/LOW
5.9
ns
tADSU
Address/Data Set-Up Time
2.8
ns
tADH
Address/Data Hold Time
0.0
ns
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相关PDF资料 |
PDF描述 |
|---|---|
| A40MX04-PLG68A | FPGA, 6000 GATES, PQCC68 |
| A42MX36-BG272A | FPGA, 54000 GATES, PBGA272 |
| A42MX36-BGG272A | FPGA, 54000 GATES, PBGA272 |
| A42MX36-CQ208A | FPGA, 54000 GATES, CQFP208 |
| A42MX36-CQ256A | FPGA, 54000 GATES, CQFP256 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| A40MX04-PLG44I | 功能描述:IC FPGA MX SGL CHIP 6K 44-PLCC RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:90 系列:ProASIC3 LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:36864 输入/输出数:157 门数:250000 电源电压:1.425 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 125°C 封装/外壳:256-LBGA 供应商设备封装:256-FPBGA（17x17） |
| A40MX04-PLG44M | 制造商:Microsemi Corporation 功能描述:FPGA 6K GATES 547 CELLS 83MHZ/139MHZ 0.45UM 3.3V/5V 44PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 34 I/O 44PLCC |
| A40MX04-PLG68 | 功能描述:IC FPGA 69I/O 68PLCC RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:24 系列:ECP2 LAB/CLB数:1500 逻辑元件/单元数:12000 RAM 位总计:226304 输入/输出数:131 门数:- 电源电压:1.14 V ~ 1.26 V 安装类型:表面贴装 工作温度:0°C ~ 85°C 封装/外壳:208-BFQFP 供应商设备封装:208-PQFP（28x28） |
| A40MX04-PLG68I | 功能描述:IC FPGA MX SGL CHIP 6K 68-PLCC RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:MX 标准包装:90 系列:ProASIC3 LAB/CLB数:- 逻辑元件/单元数:- RAM 位总计:36864 输入/输出数:157 门数:250000 电源电压:1.425 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 125°C 封装/外壳:256-LBGA 供应商设备封装:256-FPBGA（17x17） |
| A40MX04-PLG68M | 制造商:Microsemi Corporation 功能描述:FPGA 6K GATES 547 CELLS 83MHZ/139MHZ 0.45UM 3.3V/5V 68PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 57 I/O 68PLCC 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 6K 68-PLCC |
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