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参数资料
| 型号： | AD9548/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 13/112页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9548 |
| 产品变化通告： | AD9548 Mask Change 20/Oct/2010 |
| 设计资源： | AD9548 Schematic AD9548 BOM AD9548 Eval Brd Layers |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9548 |
| 主要属性： | 62.5 ~ 450 MHz 输出频率 |
| 次要属性： | SPI 和 I2C 兼容控制端口 |
| 已供物品： | 板 |
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Data Sheet
AD9548
Rev. E | Page 11 of 112
SERIAL PORT SPECIFICATIONS—SPI MODE
Table 17.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CS
Internal 30 k pull-up resistor
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
30
A
Input Logic 0 Current
110
A
Input Capacitance
2
pF
SCLK
Internal 30 k pull-down resistor
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
1
A
Input Logic 0 Current
1
A
Input Capacitance
2
pF
SDIO
As an Input
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
1
A
Input Logic 0 Current
1
A
Input Capacitance
2
pF
As an Output
Output Logic 1 Voltage
2.7
V
1 mA load current
Output Logic 0 Voltage
0.4
V
1 mA load current
SDO
Output Logic 1 Voltage
2.7
V
1 mA load current
Output Logic 0 Voltage
0.4
V
1 mA load current
TIMING
SCLK
Clock Rate, 1/tCLK
40
MHz
Pulse Width High, tHI
10
ns
Pulse Width Low, tLO
12
ns
SDIO to SCLK Setup, tDS
3
ns
SCLK to SDIO Hold, tDH
0
ns
SCLK to Valid SDIO and SDO, tDV
15
ns
CS to SCLK Setup (tS)
10
ns
CS to SCLK Hold (tC)
0
ns
CS Minimum Pulse Width High
6
ns
SERIAL PORT SPECIFICATIONS—I2C MODE
Table 18.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDA, SCL (AS INPUT)
No internal pull-up/down resistor.
Input Logic 1 Voltage
0.7 × DVDD3
V
Input Logic 0 Voltage
0.3 × DVDD3
V
Input Current
10
+10
A
For VIN = 10% to 90% DVDD3
Hysteresis of Schmitt Trigger Inputs
0.015 × DVDD3
Pulse Width of Spikes That Must Be
Suppressed by the Input Filter, tSP
50
ns
SDA (AS OUTPUT)
Output Logic 0 Voltage
0.4
V
IO = 3 mA.
Output Fall Time from VIHmin to VILmax
20 + 0.1 Cb1
250
ns
10 pF ≤ Cb ≤ 400 pF.
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参数描述 |
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