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参数资料
| 型号： | AD9548BCPZ-REEL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 17/112页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 88LFCSP |
| 产品变化通告： | AD9548 Mask Change 20/Oct/2010 |
| 标准包装： | 400 |
| 类型： | 时钟/频率发生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太网，SONET/SDH，Stratum |
| 输入： | CMOS，LVDS，LVPECL |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 750kHz |
| 电源电压： | 1.71 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 88-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 88-LFCSP-VQ（12x12） |
| 包装： | 带卷 (TR) |
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AD9548
Data Sheet
Rev. E | Page 12 of 112
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
TIMING
SCL Clock Rate
400
kHz
Bus-Free Time Between a Stop and Start
Condition, tBUF
1.3
s
Repeated Start Condition Setup Time,
tSU; STA
0.6
s
Repeated Hold Time Start Condition, tHD;STA
0.6
s
After this period, the first clock
pulse is generated.
Stop Condition Setup Time, tSU; STO
0.6
s
Low Period of the SCL Clock, tLO
1.3
s
High Period of the SCL Clock, tHI
0.6
s
SCL/SDA Rise Time, tR
20 + 0.1 Cb1
300
ns
SCL/SDA Fall Time, tF
20 + 0.1 Cb1
300
ns
Data Setup Time, tSU; DAT
100
ns
Data Hold Time, tHD; DAT
100
ns
Capacitive Load for Each Bus Line, Cb1
400
pF
1
Cb is the capacitance (pF) of a single bus line.
JITTER GENERATION
Table 19.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
JITTER GENERATION
divider = 1; default SysClk PLL charge pump
current; results valid for LVPECL, LVDS, and
CMOS output logic types
Bandwidth: 100 Hz to 61 MHz
0.81
ps rms
Random jitter
Bandwidth: 5 kHz to 20 MHz
0.73
ps rms
Random jitter
Bandwidth: 20 kHz to 80 MHz
0.79
ps rms
Random jitter
Bandwidth: 50 kHz to 80 MHz
0.78
ps rms
Random jitter
Bandwidth: 4 MHz to 80 MHz
0.37
ps rms
Random jitter
PLL charge pump current; results valid for
LVPECL, LVDS, and CMOS output logic types
Bandwidth: 100 Hz to 77 MHz
0.71
ps rms
Random jitter
Bandwidth: 5 kHz to 20 MHz
0.34
ps rms
Random jitter
Bandwidth: 20 kHz to 80 MHz
0.43
ps rms
Random jitter
Bandwidth: 50 kHz to 80 MHz
0.43
ps rms
Random jitter
Bandwidth: 4 MHz to 80 MHz
0.31
ps rms
Random jitter
PLL charge pump current; results valid for
LVPECL, LVDS, and CMOS output logic types
Bandwidth: 100 Hz to 77 MHz
1.05
ps rms
Random jitter
Bandwidth: 5 kHz to 20 MHz
0.34
ps rms
Random jitter
Bandwidth: 20 kHz to 80 MHz
0.43
ps rms
Random jitter
Bandwidth: 50 kHz to 80 MHz
0.43
ps rms
Random jitter
Bandwidth: 4 MHz to 80 MHz
0.32
ps rms
Random jitter
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