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参数资料
| 型号： | AD9600ABCPZ-125 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 7/72页 |
| 文件大小： | 0K |
| 描述： | IC ADC 10BIT 125MSPS 64LFCSP |
| 标准包装： | 1 |
| 位数： | 10 |
| 采样率（每秒）： | 125M |
| 数据接口： | 串行，SPI? |
| 转换器数目： | 2 |
| 功率耗散（最大）： | 800mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 托盘 |
| 输入数目和类型： | 4 个单端，单极；2 个差分，单极 |
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AD9600
Rev. B | Page 15 of 72
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D3+
D4–
D4+
DRG
ND
DRV
DD
D5–
D5+
DV
D
D6–
D6+
D7–
D7+
D8–
D8+
D9–
(M
SB
)D
9
+
64
63
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61
60
59
58
57
56
55
54
53
52
51
50
49
DRG
ND
DNC
FD
3
+
FD
3
–
FD
2
+
FD
2
–
DV
D
FD
1
+
FD
1
–
FD
0
+
FD
0
–
SY
N
C
CS
B
CL
K–
CL
K+
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
DRVDD
DNC
(LSB) D0–
D0+
DCO–
DCO+
D1–
D1+
D2–
D2+
D3–
SCLK/DFS
SDIO/DCS
AVDD
VIN + B
VIN – B
RBIAS
CML
SENSE
VREF
VIN – A
VIN + A
AVDD
SMI SDFS
SMI SCLK/PDWN
SMI SDO/OEB
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
PIN 1
INDICATOR
AD9600
PARALLEL LVDS
TOP VIEW
(Not to Scale)
EXPOSED PADDLE, PIN 0
(BOTTOM OF PACKAGE)
NOTES
1. DNC = DO NOT CONNECT.
2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE
ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO
GROUND FOR PROPER OPERATION.
Figure 7. Interleaved Parallel LVDS Mode Pin Configuration (Top View)
Table 9. Interleaved Parallel LVDS Mode Pin Function Descriptions
Pin No.
Mnemonic
Type
Description
ADC Power Supplies
20, 64
DRGND
Ground
Digital Output Ground.
1, 21
DRVDD
Supply
Digital Output Driver Supply (1.8 V to 3.3 V).
24, 57
DVDD
Supply
Digital Power Supply (1.8 V Nominal).
36, 45, 46
AVDD
Supply
Analog Power Supply (1.8 V Nominal).
0
AGND
Ground
Analog Ground. Pin 0 is the exposed thermal pad on the bottom of the package.
ADC Inputs
37
VIN + A
Input
Differential Analog Input Pin (+) for Channel A.
38
VIN A
Input
Differential Analog Input Pin () for Channel A.
44
VIN + B
Input
Differential Analog Input Pin (+) for Channel B.
43
VIN B
Input
Differential Analog Input Pin () for Channel B.
39
VREF
I/O
Voltage Reference Input/Output.
40
SENSE
Input
Voltage Reference Mode Select (see Table 11 for details).
42
RBIAS
Input
External Reference Bias Resistor.
41
CML
Output
Common-Mode Level Bias Output for Analog Inputs.
49
CLK+
Input
ADC Master Clock True. The ADC clock can be driven using a single-ended CMOS
50
CLK
Input
ADC Master Clock Complement. The ADC clock can be driven using a single-ended
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PDF描述 |
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| AD9054ABSTZ-135 | IC ADC 8BIT 135MSPS 44-LQFP |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| AD9600BCPZ-125 | 制造商:Analog Devices 功能描述:ADC Dual Pipelined 125Msps 10-bit Parallel/LVDS 64-Pin LFCSP EP |
| AD9600BCPZ-150 | 制造商:Analog Devices 功能描述: |
| AD9601 | 制造商:AD 制造商全称:Analog Devices 功能描述:10-Bit, 200 MSPS/250 MSPS 1.8 V Analog-to-Digital Converter |
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