参数资料
型号: AD9608BCPZ-105
厂商: Analog Devices Inc
文件页数: 39/40页
文件大小: 0K
描述: IC ADC DUAL 10BIT 64-LFCSP
标准包装: 1
位数: 10
采样率(每秒): 105M
数据接口: LVDS,并联,串行,SPI
转换器数目: 2
电压电源: 模拟和数字
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 64-VFQFN 裸露焊盘,CSP
供应商设备封装: 64-LFCSP-VQ(9x9)
包装: 托盘
输入数目和类型: 4 个单端,2 个差分
AD9608
Rev. 0 | Page 8 of 40
TIMING SPECIFICATIONS
Table 5.
Parameter
Descriptions
Limit
SYNC TIMING REQUIREMENTS
tSSYNC
SYNC to rising edge of CLK+ setup time
0.24 ns typ
tHSYNC
SYNC to rising edge of CLK+ hold time
0.40 ns typ
SPI TIMING REQUIREMENTS
tDS
Setup time between the data and the rising edge of SCLK
2 ns min
tDH
Hold time between the data and the rising edge of SCLK
40 ns min
tCLK
Period of the SCLK
2 ns min
tS
Setup time between CSB and SCLK
2 ns min
tH
Hold time between CSB and SCLK
10 ns min
tHIGH
SCLK pulse width high
10 ns min
tLOW
SCLK pulse width low
10 ns min
tEN_SDIO
Time required for the SDIO pin to switch from an input to an output relative to the
SCLK falling edge
10 ns min
tDIS_SDIO
Time required for the SDIO pin to switch from an output to an input relative to the
SCLK rising edge
2 ns min
Timing Diagrams
tPD
tSKEW
tCH
tDCO
tCLK
N – 16
N – 17
N – 1
N + 1
N + 2
N + 3
N + 5
N + 4
N
N – 15
N – 14
N – 13
N – 12
VIN
CLK+
CLK–
CH A/CH B DATA
DCOA/DCOB
tA
09977-
0
02
Figure 2. CMOS Default Output Mode Data Output Timing
tPD
tSKEW
tCH
tDCO
tCLK
CH A
N – 16
CH B
N – 15
CH A
N – 14
CH B
N – 13
CH A
N – 12
CH B
N – 11
CH A
N – 10
CH B
N – 9
CH A
N – 8
N – 1
N + 1
N + 2
N + 3
N + 5
N + 4
N
VIN
CLK+
CLK–
CH A DATA
DCOA/DCOB
tA
CH B DATA
CH B
N – 16
CH A
N – 15
CH B
N – 14
CH A
N – 13
CH B
N – 12
CH A
N – 11
CH B
N – 10
CH A
N – 9
CH B
N – 8
099
77-
003
Figure 3. CMOS Interleaved Output Mode Data Output Timing
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