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参数资料
| 型号： | ADSP-21371BSWZ-2B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 11/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 266MHZ 208-LQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（512 kB） |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LQFP 裸露焊盘 |
| 供应商设备封装： | 208-LQFP-EP（28x28） |
| 包装： | 托盘 |
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ADSP-21371
Power-Up Sequencing
The timing requirements for processor startup are given in
Table 13. Power Up Sequencing Timing Requirements (Processor Startup)
Parameter
Min
Max
Unit
Timing Requirements
tRSTVDD
RESET Low Before VDDINT/VDDEXT On
tIVDDEVDD
VDDINT on Before VDDEXT
tCLKVDD
1
CLKIN Valid After VDDINT/VDDEXT Valid
tCLKRST
CLKIN Valid Before RESET Deasserted
tPLLRST
PLL Control Setup Before RESET Deasserted
Switching Characteristic
tCORERST
Core Reset Deasserted After RESET Deasserted
0
–50
0
102
203
4096
tCK + 2
tCCLK
4, 5
200
ns
ms
μs
1 Valid VDDINT/VDDEXT assumes that the supplies are fully ramped to their 1.2 and 3.3 volt rails. Voltage ramp rates can vary from microseconds to hundreds of milliseconds
depending on the design of the power supply subsystem.
2 Assumes a stable CLKIN signal, after meeting worst-case startup timing of crystal oscillators. Refer to your crystal oscillator manufacturer's datasheet for startup time.
Assume a 25 ms maximum oscillator startup time if using the XTAL pin and internal oscillator circuit in conjunction with an external crystal.
3 Based on CLKIN cycles.
4 Applies after the power-up sequence is complete. Subsequent resets require a minimum of four CLKIN cycles for RESET to be held low in order to properly initialize and
propagate default states at all I/O pins.
5 The 4096 cycle count depends on tSRST specification in Table 15. If setup time is not met, one additional CLKIN cycle may be added to the core reset time, resulting in
4097 cycles maximum.
CLKIN
RESET
tRSTVDD
RSTOUT
VDDEXT
VDDINT
tPLLRST
tCLKRST
tCLKVDD
t
IVDDEVDD
CLK_CFG1-0
tCORERST
Figure 4. Power-Up Sequencing
Rev. 0
|
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June 2007
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PDF描述 |
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