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参数资料
| 型号： | ADSP-21371BSWZ-2B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 37/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 266MHZ 208-LQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（512 kB） |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LQFP 裸露焊盘 |
| 供应商设备封装： | 208-LQFP-EP（28x28） |
| 包装： | 托盘 |
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ADSP-21371
TWI Controller Timing
interface. Input Signals (SCL, SDA) are routed to the
DPI_P14–1 pins using the SRU. Therefore, the timing specifica
tions provided below are valid at the DPI_P14–1 pins.
Table 40. Characteristics of the SDA and SCL Bus Lines for F/S-Mode TWI Bus Devices1
Parameter
Min
Standard Mode
Max
Min
Fast Mode
Max
Unit
fSCL
SCL Clock Frequency
0
100
0
400
kHz
tHDSTA
Hold Time (repeated) Start Condition. After This
Period, the First Clock Pulse is Generated.
4.0
0.6
μs
tLOW
Low Period of the SCL Clock
4.7
1.3
μs
tHIGH
High Period of the SCL Clock
4.0
0.6
μs
tSUSTA
Setup Time for a Repeated Start Condition
4.7
0.6
μs
tHDDAT
Data Hold Time for TWI-bus Devices
0
μs
tSUDAT
Data Setup Time
250
100
ns
tSUSTO
Setup Time for Stop Condition
4.0
0.6
μs
tBUF
Bus Free Time Between a Stop and Start Condition
4.7
1.3
μs
tSP
Pulse Width of Spikes Suppressed By the Input Filter n/a
n/a
0
50
ns
1 All values referred to VIHmin and VILmax levels. For more information, see Electrical Characteristics on page 15.
DPI_P14-1
SDA
DPI_P14-1
SCL
t
LOW
tHIGH
t
HDS TA
tHDDAT
t
SUDA T
t SUSTO
S
t
SU S TA
Sr
t SP
t
HDS TA
P
S
tBUF
Figure 32. Fast and Standard Mode Timing on the TWI Bus
Rev. 0
|
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June 2007
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