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参数资料
| 型号： | ADSP-21371KSWZ-2B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 33/48页 |
| 文件大小： | 0K |
| 描述： | IC DSP 32BIT 266MHZ 208-LQFP |
| 产品培训模块： | SHARC Processor Overview |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | DAI，DPI |
| 时钟速率： | 266MHz |
| 非易失内存： | ROM（512 kB） |
| 芯片上RAM： | 128kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LQFP 裸露焊盘 |
| 供应商设备封装： | 208-LQFP-EP（28x28） |
| 包装： | 托盘 |
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ADSP-21371
SPI Interface—Master
The ADSP-21371 contains two SPI ports. Both primary and sec
ondary are available through DPI only. The timing provided in
Table 37. SPI Interface Protocol—Master Switching and Timing Specifications
Parameter
Min
Max
Unit
Timing Requirements
tSSPIDM
Data Input Valid To SPICLK Edge (Data Input Setup Time)
8.2
ns
tHSPIDM
SPICLK Last Sampling Edge To Data Input Not Valid
2
ns
Switching Characteristics
tSPICLKM
Serial Clock Cycle
8 × tPCLK – 2
ns
tSPICHM
Serial Clock High Period
4 × tPCLK – 2
ns
tSPICLM
Serial Clock Low Period
4 × tPCLK – 2
ns
tDDSPIDM
SPICLK Edge to Data Out Valid (Data Out Delay Time)
2.5
tHDSPIDM
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
2
ns
tSDSCIM
FLAG3–0IN (SPI device select) Low to First SPICLK Edge
4 × tPCLK – 2
ns
tHDSM
Last SPICLK Edge to FLAG3–0IN High
4 × tPCLK – 2
ns
tSPITDM
Sequential Transfer Delay
4 × tPCLK – 1
ns
FLAG3
-0
(OUTPUT)
SPICLK
(CP = 0)
(OUTPUT)
SPICLK
(CP = 1)
(OUTPUT)
CPHASE = 1
MOSI
(OUTPUT)
MISO
(INPUT)
CPHASE = 0
MOSI
(OUTPUT)
MISO
(INPUT)
LSB
VALID
MSB
VALID
tSSPIDM
tHSPIDM
tHDSPIDM
LSB
MSB
tHSPIDM
tDDSPIDM
tSPICHM
tSPICLM
tSPICLKM
tSPICHM
tHDSM
tSPITDM
tHDSPIDM
LSB
VALID
LSB
MSB
VALID
tHSPIDM
tDDSPIDM
tSSPIDM
tSDSCIM
tSSPIDM
Figure 29. SPI Master Timing
Rev. 0
|
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|
June 2007
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