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参数资料
| 型号： | ADSP-21488BSWZ-4A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 17/68页 |
| 文件大小： | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 100LQFP |
| 标准包装： | 1 |
| 系列： | SHARC® |
| 类型： | 浮点 |
| 接口： | EBI/EMI，DAI，I²C，SPI，SPORT，UART/USART |
| 时钟速率： | 400MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 3Mb |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.10V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-LQFP 裸露焊盘 |
| 供应商设备封装： | 100-LQFP-EP（14x14） |
| 包装： | 托盘 |
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Rev. B
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|
March 2013
Clock Input
Figure 5. Power-Up Sequencing
Table 20. Clock Input
Parameter
300 MHz
350 MHz
400 MHz
450 MHz
Unit
Min
Max
Min
Max
Min
Max
Min
Max
Timing Requirements
tCK
CLKIN Period
26.661
1 Applies only for CLK_CFG1–0 = 00 and default values for PLL control bits in PMCTL.
1002
2 Applies only for CLK_CFG1–0 = 01 and default values for PLL control bits in PMCTL.
22.81
1002
201
1002
17.751
1002
ns
tCKL
CLKIN Width Low
13
45
11
45
10
45
8.875
45
ns
tCKH
CLKIN Width High
13
45
11
45
10
45
8.875
45
ns
tCKRF
3
3 Guaranteed by simulation but not tested on silicon.
CLKIN Rise/Fall (0.4 V to 2.0 V)
3
ns
tCCLK
4
4 Any changes to PLL control bits in the PMCTL register must meet core clock timing specification t
CCLK.
CCLK Period
3.33
10
2.85
10
2.5
10
2.22
10
ns
fVCO
5
5 See Figure 4 on Page 22 for VCO diagram.
VCO Frequency
200
800
200
800
200
800
200
900
MHz
tCKJ
6, 7
6 Actual input jitter should be combined with ac specifications for accurate timing analysis.
7 Jitter specification is maximum peak-to-peak time interval error (TIE) jitter.
CLKIN Jitter Tolerance
–250
+250
–250
+250
–250
+250
–250
+250
ps
Figure 6. Clock Input
tRSTVDD
tCLKVDD
tCLKRST
tCORERST
tPLLRST
VDDEXT
VDDINT
CLKIN
CLK_CFG1–0
RESET
RESETOUT
tIVDDEVDD
CLKIN
tCK
tCKL
tCKH
tCKJ
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