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参数资料
| 型号： | ADSP-BF532SBBZ400 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 30/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 16BIT 400MHZ 169-BGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 400MHz |
| 非易失内存： | ROM（1 kB） |
| 芯片上RAM： | 84kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 169-BBGA |
| 供应商设备封装： | 169-PBGA（19x19） |
| 包装： | 托盘 |
| 配用： | ADZS-BF533-EZLITE-ND - KIT W/BOARD EVAL FOR ADSP-BF533 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页当前第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页
ADSP-BF531 / ADSP-BF532 / ADSP-BF533
SDRAM Interface Timing
Table 25. SDRAM Interface Timing 1
V DDEXT = 1.8 V
V DDEXT = 2.5 V/3.3 V
Parameter
Timing Requirements
Min Max
Min Max Unit
t SSDAT
t HSDAT
DATA Setup Before CLKOUT
DATA Hold After CLKOUT
2.1
0.8
1.5
0.8
ns
ns
Switching Characteristics
t DCAD
t HCAD
t DSDAT
t ENSDAT
t SCLK
t SCLKH
t SCLKL
Command, ADDR, Data Delay After CLKOUT 2
Command, ADDR, Data Hold After CLKOUT 2
Data Disable After CLKOUT
Data Enable After CLKOUT
CLKOUT Period 3
CLKOUT Width High
CLKOUT Width Low
1.0
1.0
10.0
2.5
2.5
6.0
6.0
1.0
1.0
7.5
2.5
2.5
4.0
4.0
ns
ns
ns
ns
ns
ns
ns
1
2
3
SDRAM timing for T J > 1 05°C is limited to 100 MHz.
Command pins include: SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE.
Refer to Table 13 on Page 21 for maximum f SCLK at various V DDINT .
CLKOUT
t SCLK
t SSDAT
t HSDAT
t SCLKL
t SCLKH
DATA (IN)
t ENSDAT
t DCAD
t HCAD
t DSDAT
DATA (OUT)
t DCAD
t HCAD
COMMAND,
ADDRESS
(OUT)
NOTE: COMMAND = SRAS , SCAS , SWE , SDQM, SMS , SA10, SCKE.
Figure 15. SDRAM Interface Timing
Rev. I
|
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August 2013
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PDF描述 |
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