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参数资料
| 型号： | ADSP-BF561SKB500 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 35/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTRLR 32BIT 500MHZ 297BGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 产品变化通告： | Product Discontinuance 27/Oct/2011 |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 500MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 328kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.25V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 297-BGA |
| 供应商设备封装： | 297-PBGA（27x27） |
| 包装： | 托盘 |
| 配用： | ADZS-BFAUDIO-EZEXT-ND - BOARD EVAL AUDIO BLACKFIN ADZS-BF561-EZLITE-ND - BOARD EVAL ADSP-BF561 ADZS-BF561-MMSKIT-ND - KIT STARTER MULTIMEDIA BF561 ADZS-BFAV-EZEXT-ND - BOARD DAUGHT ADSP-BF533,37,61KIT |
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ADSP-BF561
Serial Peripheral Interface (SPI) Port—
Master Timing
Table 27. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
Min
Max
Unit
Timing Requirements
t SSPIDM
t HSPIDM
Data Input Valid to SCK Edge (Data Input Setup)
SCK Sampling Edge to Data Input Invalid
7.5
–1.5
ns
ns
Switching Characteristics
t SDSCIM
t SPICHM
t SPICLM
t SPICLK
t HDSM
t SPITDM
SPISELx Low to First SCK Edge
Serial Clock High Period
Serial Clock Low Period
Serial Clock Period
Last SCK Edge to SPISELx High
Sequential Transfer Delay
2 × t SCLK – 1.5
2 × t SCLK – 1.5
2 × t SCLK – 1.5
4 × t SCLK – 1.5
2 × t SCLK – 1.5
2 × t SCLK – 1.5
ns
ns
ns
ns
ns
ns
t DDSPIDM
t HDSPIDM
SCK Edge to Data Out Valid (Data Out Delay)
SCK Edge to Data Out Invalid (Data Out Hold)
0
–1.0
6
+4.0
ns
ns
F LA G 3–0
(OUT P UT)
t SDSCIM
t S P ICHM
t S P ICLM
t S P ICLKM
t HDSM
t S P ITDM
S P ICLK
(C P = 0 )
(OUT P UT)
S P ICLK
(C P = 1 )
(OUT P UT)
t S P ICLM
t S P ICHM
t DDS P IDM
t HDS P IDM
MOSI
(OUT P UT)
MS B
LS B
CPHASE= 1
MISO
(IN P UT)
MOSI
(OUT P UT)
CPHASE= 0
MISO
(IN P UT)
t SS P IDM
MS B
V ALID
MS B
t HS P IDM
MS B V ALID
t SS P IDM
t HS P IDM
t DDS P IDM
LS B V ALID
t SS P IDM
LS B V ALID
t HDS P IDM
LS B
t HS P IDM
Figure 23. Serial Peripheral Interface (SPI) Port—Master Timing
Rev. E |
Page 35 of 64 |
September 2009
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参数描述 |
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