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参数资料
| 型号： | ADUC848BSZ8-3 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 3/108页 |
| 文件大小： | 0K |
| 描述： | IC MCU FLASH W/16BIT ADC 52MQFP |
| 标准包装： | 96 |
| 系列： | MicroConverter® ADuC8xx |
| 核心处理器： | 8052 |
| 芯体尺寸： | 8-位 |
| 速度： | 12.58MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | POR，PSM，PWM，温度传感器，WDT |
| 输入/输出数： | 34 |
| 程序存储器容量： | 8KB（8K x 8） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 4K x 8 |
| RAM 容量： | 2.25K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 3.6 V |
| 数据转换器： | A/D 10x16b; D/A 1x12b，2x16b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 52-QFP |
| 包装： | 托盘 |
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ADuC845/ADuC847/ADuC848
Data Sheet
Rev. C | Page 100 of 108
Table 69. SPI MASTER MODE TIMING (CPHA = 0) Parameter
Min
Typ
Max
Unit
tSL
SCLOCK Low Pulse Width1
635
ns
tSH
SCLOCK High Pulse Width1
635
ns
tDAV
Data Output Valid After SCLOCK Edge
50
ns
tDOSU
Data Output Setup Before SCLOCK Edge
150
ns
tDSU
Data Input Setup Time Before SCLOCK Edge
100
ns
tDHD
Data Input Hold Time After SCLOCK Edge
100
ns
tDF
Data Output Fall Time
10
25
ns
tDR
Data Output Rise Time
10
25
ns
tSR
SCLOCK Rise Time
10
25
ns
tSF
SCLOCK Fall Time
10
25
ns
1
Characterized under the following conditions:
a. Core clock divider bits CD2, CD1, and CD0 in PLLCON SFR set to 0, 1, and 1, respectively, that is, core clock frequency = 1.57 MHz.
b. SPI bit-rate selection bits SPR1 and SPR0 in SPICON SFR set to 0 and 0, respectively.
SCLOCK
(CPOL = 0)
t
DSU
SCLOCK
(CPOL = 1)
MOSI
MISO
MSB
LSB
LSB IN
BITS 6–1
t
DHD
t
DR
t
DAV
t
DF
t
DOSU
t
SH
t
SL
t
SR
t
SF
MSB IN
04741-082
Figure 77. SPI Master Mode Timing (CHPA = 0)
相关PDF资料 |
PDF描述 |
|---|---|
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参数描述 |
|---|---|
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| AD-UCFS-SPRD | 功能描述:PRD LIC UCFS CORE CCES 1 PROD RoHS:否 类别:编程器，开发系统 >> 软件 系列:* 标准包装:1 系列:ISE® 设计套件 类型:订阅 适用于相关产品:Xilinx FPGAs 其它名称:Q4986209T1081384 |
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