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参数资料
| 型号： | ADV3227ACPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 2/24页 |
| 文件大小： | 0K |
| 描述： | IC CROSSPOINT SW 16X16 100LFCSP |
| 标准包装： | 1 |
| 功能： | 交叉点开关 |
| 电路： | 1 x 16:16 |
| 电压电源： | 双电源 |
| 电压 - 电源，单路/双路(±)： | ±5V |
| 电流 - 电源： | 125mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 100ピンLFCSP-VQ（12x12） |
| 包装： | 管件 |
ADV3226/ADV3227
Rev. 0 | Page 10 of 24
TRUTH TABLE AND LOGIC DIAGRAM
Table 8. Operation Truth Table1
CE
UPDATE
CLK
DATAIN
DATAOUT
RESET
SER/PAR
Description
1
X
No change in logic.
0
X
DataI2
DataI-80
X
0
The data on the serial DATAIN line is loaded into the serial register.
The first bit clocked into the serial register appears at DATAOUT 80
clock cycles later.
0
X
0
D0…D4
N/A3 in
parallel
mode4
X
1
The data on the parallel data lines, D0 to D4, are loaded into the
80-bit serial shift register location addressed at A0 to A3.
0
X
1
X
Data in the 80-bit shift register transfers into the parallel latches
that control the switch array. Latches are transparent.
X
0
X
Asynchronous operation. All outputs are disabled. Second rank
latches are cleared. Remainder of logic is unchanged.
1 X is don’t care.
2 DataI: serial data.
3 N/A means not applicable.
4 DATAOUT remains active in parallel mode and always reflects the state of the MSB of the serial shift register.
D
CLK
Q
4T
O
16
DE
CO
DE
R
A0
A1
A2
CLK
16
256
DATA IN
(SERIAL)
(OUTPUT
ENABLE)
SER/PAR
CE
UPDATE
OUT0 EN
DATA
OUT
PARALLEL
DATA
D Q
CLK
D Q
CLK
D Q
CLK
D Q
CLK
D1
D2
D3
D Q
CLK
D Q
CLK
D Q
CLK
D Q
CLK
D Q
CLK
OUT1 EN
OUT2 EN
OUT3 EN
OUT4 EN
OUT5 EN
OUT6 EN
OUT7 EN
D
LE
Q
CLR
OUT15
EN
OUTPUT ENABLE
SWITCH MATRIX
D0
S
D1
Q
D0
S
D1
Q
D0
S
D1
Q
D0
S
D1
Q
D0
S
D1
Q
D0
S
D1
Q
D0
S
D1
Q
D0
S
D1
Q
D0
D Q
CLK
D4
S
D1
Q
D0
DECODE
D
LE
Q
CLR
OUT0
EN
D
LE
OUT0
B0
Q
D
LE
Q
OUT0
B1
D
LE
Q
OUT0
B2
D
LE
Q
OUT0
B3
D
LE
OUT1
B0
Q
D
LE
Q
CLR
OUT14
EN
D
LE
OUT15
B0
Q
D
LE
OUT15
B1
Q
D
LE
OUT15
B2
Q
D Q
CLK
S
D1
Q
D0
S
D1
Q
D0
S
D1
Q
D0
D
LE
OUT15
B3
Q
OUT8 EN
OUT9 EN
OUT10 EN
OUT11 EN
OUT12 EN
OUT13 EN
OUT14 EN
OUT15 EN
A3
OU
TP
U
T
AD
DRE
S
RESET
(OUTPUT ENABLE)
08
65
3-
0
06
Figure 6. Logic Diagram
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PDF描述 |
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