参数资料
| 型号： | ATTINY2313A-SUR |
| 厂商： | Atmel |
| 文件页数： | 28/172页 |
| 文件大小： | 0K |
| 描述： | MCU AVR 2KB FLASH 20MHZ 20SOIC |
| 产品培训模块： | tinyAVR Introduction |
| 标准包装： | 1,000 |
| 系列： | AVR® ATtiny |
| 核心处理器： | AVR |
| 芯体尺寸： | 8-位 |
| 速度： | 20MHz |
| 连通性： | I²C，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 18 |
| 程序存储器容量： | 2KB（1K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 128 x 8 |
| RAM 容量： | 128 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 20-SOIC（0.295"，7.50mm 宽） |
| 包装： | 带卷 (TR) |
| 其它名称： | ATTINY2313A-SUR-ND |
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123
8246B–AVR–09/11
ATtiny2313A/4313
Note:
1. The baud rate is defined to be the transfer rate in bit per second (bps)
BAUD
Baud rate (in bits per second, bps)
f
OSC
System Oscillator clock frequency
UBRR
Contents of the UBRRH and UBRRL Registers, (0-4095)
Some examples of UBRR values for some system clock frequencies are found in Table 14-9
(see page 142).
14.3.2
Double Speed Operation (U2X)
The transfer rate can be doubled by setting the U2X bit in UCSRA. Setting this bit only has effect
for the asynchronous operation. Set this bit to zero when using synchronous operation.
Setting this bit will reduce the divisor of the baud rate divider from 16 to 8, effectively doubling
the transfer rate for asynchronous communication. Note however that the Receiver will in this
case only use half the number of samples (reduced from 16 to 8) for data sampling and clock
recovery, and therefore a more accurate baud rate setting and system clock are required when
this mode is used. For the Transmitter, there are no downsides.
14.3.3
External Clock
External clocking is used by the synchronous slave modes of operation. The description in this
section refers to Figure 14-2 for details.
External clock input from the XCK pin is sampled by a synchronization register to minimize the
chance of meta-stability. The output from the synchronization register must then pass through
an edge detector before it can be used by the Transmitter and Receiver. This process intro-
duces a two CPU clock period delay and therefore the maximum external XCK clock frequency
is limited by the following equation:
Note that f
osc depends on the stability of the system clock source. It is therefore recommended to
add some margin to avoid possible loss of data due to frequency variations.
Table 14-1.
Equations for Calculating Baud Rate Register Setting
Operating Mode
Equation for Calculating
Baud Rate(1)
Equation for Calculating
UBRR Value
Asynchronous Normal
mode (U2X = 0)
Asynchronous Double
Speed mode (U2X = 1)
Synchronous Master
mode
BAUD
f
OSC
16 UBRR
1
+
()
---------------------------------------
=
UBRR
f
OSC
16BAUD
------------------------
1
–
=
BAUD
f
OSC
8 UBRR
1
+
()
-----------------------------------
=
UBRR
f
OSC
8BAUD
--------------------
1
–
=
BAUD
f
OSC
2 UBRR
1
+
()
-----------------------------------
=
UBRR
f
OSC
2BAUD
--------------------
1
–
=
f
XCK
f
OSC
4
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