参数资料
| 型号： | ATTINY26L-8PU |
| 厂商： | Atmel |
| 文件页数： | 154/169页 |
| 文件大小： | 0K |
| 描述： | IC MCU AVR 2K 5V 8MHZ 20-DIP |
| 产品培训模块： | MCU Product Line Introduction tinyAVR Introduction |
| 标准包装： | 18 |
| 系列： | AVR® ATtiny |
| 核心处理器： | AVR |
| 芯体尺寸： | 8-位 |
| 速度： | 8MHz |
| 连通性： | USI |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 16 |
| 程序存储器容量： | 2KB（1K x 16） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 128 x 8 |
| RAM 容量： | 128 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 数据转换器： | A/D 11x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 20-DIP（0.300"，7.62mm） |
| 包装： | 管件 |
| 产品目录页面： | 612 (CN2011-ZH PDF) |
| 配用： | ATSTK600-RC08-ND - STK600 ROUTING CARD AVR ATSTK600-ND - DEV KIT FOR AVR/AVR32 ATAVRISP2-ND - PROGRAMMER AVR IN SYSTEM ATSTK505-ND - ADAPTER KIT FOR 14PIN AVR MCU |
| 其它名称： | ATTINY26L-8PJ ATTINY26L-8PJ-ND |
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1477K–AVR–08/10
ATtiny26(L)
Functional
Descriptions
Three-wire Mode
The USI Three-wire mode is compliant to the Serial Peripheral Interface (SPI) mode 0 and 1, but
does not have the slave select (SS) pin functionality. However, this feature can be implemented
in software if necessary. Pin names used by this mode are: DI, DO, and SCK.
Figure 45. Three-wire Mode Operation, Simplified Diagram
Figure 45 shows two USI units operating in Three-wire mode, one as master and one as slave.
The two shift Registers are interconnected in such way that after eight SCK clocks, the data in
each register are interchanged. The same clock also increments the USI’s 4-bit counter. The
Counter Overflow (interrupt) flag, or USIOIF, can therefore be used to determine when a transfer
is completed. The clock is generated by the master device software by toggling the PB2 pin via
the PORTB Register or by writing a one to the USITC bit in USICR.
Figure 46. Three-wire Mode, Timing Diagram
The Three-wire mode timing is shown in Figure 46. At the top of the figure is a SCK cycle refer-
ence. One bit is shifted into the USI Shift Register (USIDR) for each of these cycles. The SCK
timing is shown for both external clock modes. In external clock mode 0 (USICS0 = 0), DI is
sampled at positive edges, and DO is changed (Data Register is shifted by one) at negative
edges. External clock mode 1 (USICS0 = 1) uses the opposite edges versus mode 0, i.e., sam-
SLAVE
MASTER
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
PBy
PBx
PBz
DO
DI
SCK
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
PBy
PBx
PBz
DO
DI
SCK
PORTBz
MSB
654321
LSB
1
2
3
4
5
6
7
8
654321
LSB
SCK
DO
DI
D
C
B
A
E
CYCLE ( Reference )
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PDF描述 |
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