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参数资料
| 型号： | C8051F000-TB |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 25/171页 |
| 文件大小： | 0K |
| 描述： | BOARD PROTOTYPING W/C8051F000 |
| 标准包装： | 1 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页当前第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页
C8051F000/1/2/5/6/7
C8051F010/1/2/5/6/7
16.6.3. Data Register
The SMBus Data register SMB0DAT holds a byte of serial data to be transmitted or one that has just been received.
Data remains stable in the register as long as SI is set to logic 1. Software can safely read or write to the data
register when the SI flag is set. Software should not attempt to access the SMB0DAT register when the SMBus is
enabled and the SI flag is cleared to logic 0 since the hardware may be in the process of shifting a byte of data in or
out of the register.
Data in SMB0DAT is always shifted out MSB first. After a byte has been received, the first bit of received data is
located at the MSB of SMB0DAT. While data is being shifted out, data on the bus is simultaneously being shifted
in. Therefore, SMB0DAT always contains the last data byte present on the bus. Thus, in the event of lost arbitration,
the transition from master transmitter to slave receiver is made with the correct data in SMB0DAT.
Figure 16.6. SMB0DAT: SMBus Data Register
R/W
Reset Value
00000000
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
SFR Address:
0xC2
Bits7-0: SMB0DAT: SMBus Data.
The SMB0DAT register contains a byte of data to be transmitted on the SMBus serial
interface or a byte that has just been received on the SMBus serial interface. The CPU can
read from or write to this register whenever the SI serial interrupt flag (SMB0CN.3) is set
to logic one. The serial data in the register remains stable as long as the SI flag is set.
When the SI flag is not set, the system may be in the process of shifting data in/out and the
CPU should not attempt to access this register.
16.6.4. Address Register
The SMB0ADR Address register holds the slave address for the SMBus interface. In slave mode, the seven most-
significant bits hold the 7-bit slave address. The least significant bit, bit 0, is used to enable the recognition of the
general call address (0x00). If bit 0 is set to logic 1, the general call address will be recognized. Otherwise, the
general call address is ignored. The contents of this register are ignored when the SMBus hardware is operating in
master mode.
Figure 16.7. SMB0ADR: SMBus Address Register
R/W
Reset Value
SLV6
SLV5
SLV4
SLV3
SLV2
SLV1
SLV0
GC
00000000
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
SFR Address:
0xC3
Bits7-1: SLV6-SLV0: SMBus Slave Address.
These bits are loaded with the 7-bit slave address to which the SMBus will respond when
operating as a slave transmitter or slave receiver. SLV6 is the most significant bit of the
address and corresponds to the first bit of the address byte received on the SMBus.
Bit0:
GC: General Call Address Enable.
This bit is used to enable general call address (0x00) recognition.
0: General call address is ignored.
1: General call address is recognized.
Rev. 1.7
120
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PDF描述 |
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