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参数资料
| 型号： | C8051T610DB24 |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 105/218页 |
| 文件大小： | 0K |
| 描述： | DAUGHTER BOARD T610 24QFN SOCKET |
| 标准包装： | 1 |
| 模块/板类型： | QFN 插口模块 |
| 适用于相关产品： | C8051T610DK |
| 相关产品： | 336-1443-ND - KIT DEV FOR C8051T61X MCU'S |
| 其它名称： | 336-1507 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页当前第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页
C8051T610/1/2/3/4/5/6/7
SFR Definition 19.2. RSTSRC: Reset Source
Bit
Name
Type
Reset
7
R
0
6
MEMERR
R
Varies
5
C0RSEF
R/W
Varies
4
SWRSF
R/W
Varies
3
WDTRSF
R
Varies
2
MCDRSF
R/W
Varies
1
PORSF
R/W
Varies
0
PINRSF
R
Varies
SFR Address = 0xEF
Bit Name
Description
Write
Read
7
Unused
Unused.
Don’t care.
0
6
MEMERR EPROM Error Reset Flag.
N/A
Set to 1 if EPROM
read/write error caused
the last reset.
5
C0RSEF Comparator0 Reset Enable
and Flag.
Writing a 1 enables
Comparator0 as a reset
Set to 1 if Comparator0
caused the last reset.
source (active-low).
4
SWRSF
Software Reset Force and
Flag.
Writing a 1 forces a sys-
tem reset.
Set to 1 if last reset was
caused by a write to
SWRSF.
3
WDTRSF Watchdog Timer Reset Flag. N/A
Set to 1 if Watchdog Timer
overflow caused the last
reset.
2
MCDRSF Missing Clock Detector
Enable and Flag.
Writing a 1 enables the
Missing Clock Detector.
The MCD triggers a reset
Set to 1 if Missing Clock
Detector timeout caused
the last reset.
if a missing clock condition
is detected.
1
PORSF
Power-On/V DD Monitor
Writing a 1 enables the
Set to 1 anytime a power-
Reset Enable.
Reset Flag, and V DD monitor V DD monitor as a reset
source.
Writing 1 to this bit
before the V DD monitor
is enabled and stabilized
may cause a system
reset.
on or V DD monitor reset
occurs.
When set to 1 all other
RSTSRC flags are inde-
terminate.
0
PINRSF
HW Pin Reset Flag.
N/A
Set to 1 if RST pin caused
the last reset.
Note: Do not use read-modify-write operations on this register
Rev 1.1
105
相关PDF资料 |
PDF描述 |
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