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参数资料
| 型号： | C8051T610DB24 |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 113/218页 |
| 文件大小： | 0K |
| 描述： | DAUGHTER BOARD T610 24QFN SOCKET |
| 标准包装： | 1 |
| 模块/板类型： | QFN 插口模块 |
| 适用于相关产品： | C8051T610DK |
| 相关产品： | 336-1443-ND - KIT DEV FOR C8051T61X MCU'S |
| 其它名称： | 336-1507 |
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C8051T610/1/2/3/4/5/6/7
21. Port Input/Output
Digital and analog resources are available through 29 I/O pins organized as three byte-wide ports and one
5-bit-wide port on the C8051T610/2/4. The C8051T611/3/5 devices have 25 I/O pins available, organized
as three byte-wide ports and one 1-bit-wide port. The C8051T616/7 have 21 I/O pins available on a single
byte-wide port, two 6-bit-wide ports, and a 1-bit-wide port.
Port pins can be defined as general-purpose I/O (GPIO), assigned to one of the internal digital resources,
or assigned to an analog function as shown in Figure 21.3. Port pin P3.0 is shared with the C2 Interface
Data signal (C2D). The designer has complete control over which functions are assigned, limited only by
the number of physical I/O pins. This resource assignment flexibility is achieved through the use of a Prior-
ity Crossbar Decoder. Note that the state of a Port I/O pin can always be read in the corresponding Port
latch, regardless of the Crossbar settings.
The Crossbar assigns the selected internal digital resources to the I/O pins based on the Priority Decoder
(Figure 21.3, Figure 21.4, and Figure 21.5). The registers XBR0 and XBR1, defined in SFR Definition 21.1
and SFR Definition 21.2, are used to select internal digital functions.
All Port I/O pins are 5 V tolerant (refer to Figure 21.2 for the Port cell circuit). The Port I/O cells are config-
ured as either push-pull or open-drain in the Port Output Mode registers (PnMDOUT, where n = 0,1,2,3).
XBR0, XBR1,
PnSKIP
Registers
Priority
Decoder
External
Interrupts
EX0 and EX1
PnMDOUT,
PnMDIN
Registers
Highest
Priority
UART
SPI
2
4
8
P0
I/O
Cells
P0.0
P0.7
2
SMBus
CP0,
CP1
4
Digital
Crossbar
8
P1
I/O
Cells
P1.0
P1.7
Outputs
SYSCLK
4
P2
P2.0
Lowest
Priority
PCA
T0, T1
6
2
8
4
5
I/O
Cells
P3
P2.7
P3.0
I/O
P0
(P0.0-P0.7)
Cells
P3.4
8
P1
(P1.0-P1.7)
4
(P2.0-P2.3)
P2
P3
4
(P2.4-P2.7)
5
(P3.0-P3.4)
To Analog
Peripherals
Figure 21.1. Port I/O Functional Block Diagram
Rev 1.1
113
相关PDF资料 |
PDF描述 |
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