参数资料
| 型号： | CAT25512YI-GT3 |
| 厂商： | ON Semiconductor |
| 文件页数： | 3/16页 |
| 文件大小： | 0K |
| 描述： | IC EEPROM 512KB SPI SER 8-TSSOP |
| 标准包装： | 1 |
| 格式 - 存储器： | EEPROMs - 串行 |
| 存储器类型： | EEPROM |
| 存储容量： | 512K (64K x 8) |
| 速度： | 20MHz |
| 接口： | SPI 3 线串行 |
| 电源电压： | 1.8 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 8-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 8-TSSOP |
| 包装： | 标准包装 |
| 其它名称： | CAT25512YI-GT3OSDKR |
CAT25512
Table 4. P IN CAPACITANCE (T A = 25 ° C, f = 1.0 MHz, V CC = +5.0 V ) (Note 2)
Symbol
C OUT
C IN
Test
Output Capacitance (SO)
Input Capacitance (CS, SCK, SI, WP, HOLD)
Conditions
V OUT = 0 V
V IN = 0 V
Min
Typ
Max
8
8
Units
pF
pF
Table 5. A.C. CHARACTERISTICS
(V CC = 1.8 V to 5.5 V, T A = ? 40 ° C to +125 ° C and V CC = 1.7 V to 5.5 V, T A = ? 20 ° C to +85 ° C, unless otherwise specified.) (Note 6, 9)
V CC < 2.5 V
V CC . 2.5 V
V CC . 4.5 V
(T A = ? 40 5 C to +85 5 C)
Symbol
f SCK
Parameter
Clock Frequency
Min
DC
Max
5
Min
DC
Max
10
Min
DC
Max
20
Units
MHz
t SU
t H
t WH
t WL
t LZ
t RI (Note 7)
t FI (Note 7)
t HD
t CD
t V
t HO
t DIS
t HZ
t CS
t CSS
t CSH
t CNS
t CNH
t WPS
t WPH
t WC (Note 8)
Data Setup Time
Data Hold Time
SCK High Time
SCK Low Time
HOLD to Output Low Z
Input Rise Time
Input Fall Time
HOLD Setup Time
HOLD Hold Time
Output Valid from Clock Low
Output Hold Time
Output Disable Time
HOLD to Output High Z
CS High Time
CS Setup Time
CS Hold Time
CS Inactive Setup Time
CS Inactive Hold Time
WP Setup Time
WP Hold Time
Write Cycle Time
20
20
75
75
0
10
0
80
60
60
60
60
10
10
50
2
2
75
50
100
5
10
10
40
40
0
10
0
40
30
30
30
30
10
10
25
2
2
40
20
25
5
5
5
20
20
0
5
0
20
15
15
15
15
10
10
25
2
2
20
20
25
5
ns
ns
ns
ns
ns
m s
m s
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ms
6. AC Test Conditions:
Input Pulse Voltages: 0.3 V CC to 0.7 V CC
Input rise and fall times: ≤ 10 ns
Input and output reference voltages: 0.5 V CC
Output load: current source I OL max /I OH max ; C L = 30 pF
7. This parameter is tested initially and after a design or process change that affects the parameter.
8. t WC is the time from the rising edge of CS after a valid write sequence to the end of the internal write cycle.
9. Devices identified with Date Code before January 2013 are specified for V CC ≥ 2.5 V only
Table 6. POWER ? UP TIMING (Notes 7, 10)
Symbol
t PUR
t PUW
Power ? up to Read Operation
Power ? up to Write Operation
Parameter
Max
0.1
0.1
Units
ms
ms
10. t PUR and t PUW are the delays required from the time V CC is stable until the specified operation can be initiated.
http://onsemi.com
3
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