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参数资料
| 型号： | COREPCIF-OM |
| 厂商： | Microsemi SoC |
| 文件页数： | 99/156页 |
| 文件大小： | 0K |
| 描述： | IP MODULE COREPCIF |
| 标准包装： | 1 |
| 系列： | * |
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DMA Register Access from the Backend
The registers may be read by asserting BE_READ and a valid address. Read data is pipelined with two cycles of delay
between valid address and valid data. The data output shares the MEM_DATA_OUT output.
While the backend has control of the backend, BE_GNT = 1. The core will issue Target retry requests if a PCI Master
attempts a Target access to the core. Therefore, the backend logic should not assert BE_REQ continuously; in that case,
another Master will not be able to access the Target functions.
cycle
0
1
2
3
4
5
6
7
clk
be_req
be_gnt
be_address[7:0]
50
54
58
5C
be_write
be_read
mem_data_in[31:0]
0
1
2
3
Figure 6-51 · DMA Register Burst Write Cycle
cycle
0
1
2
3
4
5
6
7
8
9
10
clk
be_req
be_gnt
be_write
be_read
be_address[7:0]
50
54
58
5C
60
mem_data_out[31:0]
0
1
2
3
4
Figure 6-52 · DMA Register Burst Read Cycle
v4.0
99
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参数描述 |
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