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参数资料
| 型号： | CS42L51-CNZR |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 41/43页 |
| 文件大小： | 0K |
| 描述： | IC CODEC LOW-V 24BIT 32-QFP |
| 标准包装： | 6,000 |
| 类型： | 立体声音频 |
| 数据接口： | PCM 音频接口 |
| 分辨率（位）： | 24 b |
| ADC / DAC 数量： | 2 / 2 |
| 三角积分调变： | 是 |
| 动态范围，标准 ADC / DAC (db)： | 98 / 98 |
| 电压 - 电源，模拟： | 1.8V，2.5V |
| 电压 - 电源，数字： | 1.8V，2.5V |
| 工作温度： | -10°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-QFP |
| 供应商设备封装： | 32-QFN 裸露焊盘（5x5） |
| 包装： | 管件 |
| 配用： | 598-1005-ND - BOARD EVAL FOR CS42L51 CODEC |
| 其它名称： | Q3956082 |
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DS679F1
7
CS42L51
1. PIN DESCRIPTIONS - SOFTWARE (HARDWARE) MODE
Pin Name
#
Pin Description
LRCK
1
Left Right Clock (Input/Output) - Determines which channel, Left or Right, is currently active on the
serial audio data line.
SDA/CDIN
(MCLKDIV2)
2
Serial Control Data (Input/Output) - SDA is a data I/O in IC Mode. CDIN is the input data line for the
control port interface in SPI Mode.
MCLK Divide by 2 (Input) - Hardware Mode: Divides the MCLK by 2 prior to all internal circuitry.
SCL/CCLK
(IS/LJ)
3
Serial Control Port Clock (Input) - Serial clock for the serial control port.
Interface Format Selection (Input) - Hardware Mode: Selects between IS & Left-Justified interface for-
mats for the ADC & DAC.
AD0/CS
(DEM)
4
Address Bit 0 (IC) / Control Port Chip Select (SPI) (Input) - AD0 is a chip address pin in IC Mode; CS
is the chip-select signal for SPI format.
De-Emphasis (Input) - Hardware Mode: Enables/disables the de-emphasis filter.
VA_HP
5
Analog Power For Headphone (Input) - Positive power for the internal analog headphone section.
FLYP
6
Charge Pump Cap Positive Node (Input) - Positive node for the external charge pump capacitor.
GND_HP
7
Analog Ground (Input) - Ground reference for the internal headphone/charge pump section.
FLYN
8
Charge Pump Cap Negative Node (Input) - Negative node for the external charge pump capacitor.
VSS_HP
9
Negative Voltage From Charge Pump (Output) - Negative voltage rail for the internal analog head-
phone section.
10
9
8
7
6
5
4
3
2
1
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29
30
31
32
CS42L51
VD
DGND
SDO
U
T
(M/S
)
MCLK
SDIN
SC
L
K
V
SS_HP
AO
UT
B
AO
UTA
VA
AG
ND
DAC_F
ILT+
ADC_F
ILT+
VQ
SDA/CDIN (MCLKDIV2)
SCL/CCLK (IS/LJ)
ADO/CS (DEM)
FLYP
VL
RE
SET
GND_HP
FLYN
AFILTA
AIN1A
AIN1B
AIN2A
AIN2B/BIAS
MICIN1/AIN3A
MICIN2/BIAS/AIN3B
AFILTB
VA_HP
LRCK
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