参数资料
| 型号： | CS4391A-KZZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 4/40页 |
| 文件大小： | 0K |
| 描述： | IC DAC 24BIT 192KHZ W/VC 20TSSOP |
| 标准包装： | 74 |
| 位数： | 24 |
| 数据接口： | 串行 |
| 转换器数目： | 2 |
| 电压电源： | 模拟和数字 |
| 功率耗散（最大）： | 175mW |
| 工作温度： | -10°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 20-TSSOP |
| 包装： | 管件 |
| 输出数目和类型： | 4 电压，单极 |
| 采样率（每秒）： | 192k |
| 其它名称： | 598-1064-5 |
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CS4391A
12
DS600PP3
SWITCHING CHARACTERISTICS - SPI CONTROL PORT (Inputs: logic 0 = AGND,
logic 1 = VL)
Notes: 8. tspi only needed before first falling edge of CS after RST rising edge. tspi = 0 at all other times.
9. Data must be held for sufficient time to bridge the transition time of CCLK.
10. For FSCK < 1 MHz
Parameter
Symbol
Min
Max
Unit
SPI Mode
CCLK Clock Frequency
fsclk
-6
MHz
RST Rising Edge to CS Falling
tsrs
500
-
ns
CCLK Edge to CS Falling
(Note 8)
tspi
500
-
ns
CS High Time Between Transmissions
tcsh
1.0
-
s
CS Falling to CCLK Edge
tcss
20
-
ns
CCLK Low Time
tscl
66
-
ns
CCLK High Time
tsch
66
-
ns
CDIN to CCLK Rising Setup Time
tdsu
40
-
ns
CCLK Rising to DATA Hold Time
(Note 9)
tdh
15
-
ns
Rise Time of CCLK and CDIN
(Note 10)
tr2
-
100
ns
Fall Time of CCLK and CDIN
(Note 10)
tf2
-
100
ns
t r2
t f2
t dsu t dh
t sch
t scl
CS
CCL K
CDIN
t css
t csh
t spi
t srs
RS T
Figure 4. SPI Control Port Timing
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